基于FPGA的新型强弱混合型PUF电路设计

连佳娜，汪鹏君，李刚，马雪娇，翟官宝

基于FPGA的新型强弱混合型PUF电路设计

连佳娜1,2，汪鹏君1，李刚1，马雪娇3，翟官宝1

（1. 温州大学电气与电子工程学院，浙江 温州 325000； 2. 温州大学计算机与人工智能学院，浙江 温州 325000； 3.温州大学瓯江学院，浙江 温州 325000)）

物理不可克隆函数（PUF，physically unclonable function）通过提取芯片制造过程中无法避免引入的工艺偏差，可产生具有随机性、唯一性和防篡改特性的特征密钥。通过对PUF电路结构和工作原理的研究，提出一种基于现场可编程门阵列（FPGA，field-programmable gate array）的新型强弱混合型PUF（SWPUF，strong and weak PUF）电路设计方案。该PUF可根据激励的汉明重量(HW，hamming weight)灵活地配置为强PUF和弱PUF两种拓扑结构，解决强/弱PUF分立实现的局限性。此外，利用异或去相关技术进一步优化输出密钥的统计特性。所提PUF采用Xilinx Artix-7 FPGA（28nm工艺）实现，利用Matlab结合MicroBlaze微控制器构建内建自测试平台（self-built test platform）。实验结果表明，该PUF具有良好的随机性（96.98%）、唯一性（99.64%）和可靠性（常温常压下96.6%）。逻辑回归分析进一步显示，在HW较小的情况下所提SWPUF比传统的Arbiter-PUF具有更好的抗攻击能力，可广泛应用于信息安全领域，如密钥存储（针对弱PUF）和设备认证（针对强PUF）。

强弱混合型；物理不可克隆函数；现场可编程门阵列；电路设计

1 引言

随着第四次技术革命的到来，人类社会进入万物感知、万物互联的全新时代，信息安全已从传统的政治、经济、军事、外交等领域逐步扩展到日常生活中，如防伪标签、身份认证、汽车防盗、金融收费、物流跟踪等。物理不可克隆函数（PUF，physically unclonable function）是一种极具应用前景的硬件安全原语，最早由Pappu等[1]研究人员提出。PUF通过捕获集成电路制造过程中无法避免引入的工艺偏差，可产生具有随机性、唯一性以及防篡改特性的特征密钥，非常适合应用于信息安全领域，如知识产权保护[2-3]、密钥存储[4-6]、设备认证[7-8]、物联网安全防护[4,9-10]等。PUF根据产生激励响应对（CRP，challenge response pair）的能力不同，可分为弱PUF[11-17]和强PUF[18-26]两大类。弱PUF仅能产生有限数量的CRP，因此主要用于密钥生成[4-6]。典型的弱PUF主要包括涂层PUF[15]、SRAM PUF[11-13]、蝶形PUF[14]、锁存器PUF（latch PUF）[16]等。强PUF通过硬件资源重构可产生大量的CRP，因此强PUF主要用于设备认证[7-8]和状态证明[23]。典型的强PUF主要包括光学PUF[1]、仲裁器PUF[20-21,26]（APUF）、环形振荡器PUF（RO-PUF）[18]、算数逻辑单元PUF等。

自Science上发表光学PUF[1]以来，先后出现了多种不同类型的PUF。对于弱PUF，Shifman等[11]通过分析SRAM单元的决策电压提出一种基于65nm工艺可产生两位独立响应的SRAM PUF。Li等[12]利用双稳态PUF单元共享和随机字级读取策略，提出一种单元特征尺寸仅为215F2、比特不稳定性为2.05%的双稳态轻量型PUF电路。Lu等[13]通过配置SRAM单元选择顺序提出一种可配置的SRAM PUF以扩大CRP空间。Li等[17]基于电压受控型反相器最大增益点偏差，提出一款多工作模式、动态可配置、稳定性自主筛选的低功耗PUF电路。对于强PUF，李雪营等[18]通过引入并行输入串行输出移位寄存器提出一种基于现场可编程门阵列（FPGA，field-programmable gate array）的RO-PUF，该PUF仅利用4位激励能产生16位随机响应，增大了CRP空间，与其他产生相同CRP空间的PUF电路相比减小了硬件开销。Gao等[19]将有限状态机与APUF相结合提出一种受控的强PUF，在无须使用纠错编码以及辅助数据的前提下能实现更高的安全性。Dubrova等[20]为了缩短密钥更新周期，利用4×4开关模块代替传统2×2开关模块，提出一种可重构的新型APUF。Wen等[21]基于两路传播信号的时延差与仲裁器建立时间的关系，提出一种具有选择功能的APUF以避免仲裁器处于亚稳态，从而增强PUF的可靠性和唯一性。Gu等[22]利用触发器和多路选择器的工艺偏差提出一种基于触发器的FF-APUF电路，该PUF结构紧凑，有良好的唯一性和可靠性。

对于弱PUF，PUF单元通常只产生一位输出响应，因此输出响应间相互独立，适用于密钥生成等场景；对于强PUF，工艺敏感单元的重构，使生成的响应间必然存在相关性。因此，与强PUF相比，弱PUF具有更好的抗建模攻击和机器学习攻击的能力。但弱PUF在实际应用中也存在不足，如需要生成指数多个输出响应时，其硬件开销随输出响应的长度呈指数增长关系。强PUF和弱PUF在信息安全领域皆有其各自的应用场景，研究人员通常采用分立方式实现两种不同的PUF，即弱PUF与强PUF单独设计无法整合在一个统一的拓扑结构中。本文通过对强弱PUF电路结构和设计思想的研究，结合两者优势并利用异或去相关技术，提出一种强弱混合型PUF（SWPUF，strong and weak PUF），使同一PUF电路既能产生弱PUF的CRP，又能产生强PUF的CRP。且在仅需少量CRP的场景中（如密钥生成），该PUF配置为弱PUF拓扑结构，作为弱PUF使用；在需要大量CRP的场景中（如设备认证），该PUF配置为强PUF，从而兼顾两者优势，拓展单个PUF的适用场景。因此，所提PUF利用相同的电路拓扑结构，通过输入激励汉明重量（HW，hamming weight）变化可实现强PUF和弱PUF的有机统一。最后，采用Xilinx Artix-7开发板对所提PUF进行FPGA实现，并搭建内建自测试平台。实验结果表明，所提PUF具有良好的随机性、唯一性和可靠性。在不引入非线性和增加电路复杂度的前提下实现所提PUF比传统APUF具有更强的抗攻击能力。

2 传统APUF电路分析

传统的APUF电路结构如图1所示，通过在电路中构造两条完全对称的信号传输路径，并在末端设置一个仲裁器，通过比较同一信号经过两条对称路径到达仲裁器的先后顺序，判决输出响应“0”或“1”。理论上两条路径上的信号应该同时到达仲裁器，但由于时延路径不可避免地存在工艺偏差，导致两条路径上信号的时延不同，从而产生不可预测的响应“0”或“1”。组成APUF的开关单元主要用于选择不同的时延路径，激励信号12… , C用于选择传输路径是直接通过还是交叉通过。此外，APUF电路中的仲裁器通常采用D触发器构成。文献[27]表明当两条路径信号的时延差小于仲裁器的建立时间时，仲裁器的输出响应一般不发生变化，然而采用基于D触发器的仲裁器会在电路中引入大约10%的0/1偏向性。改进的APUF仲裁器通常由交叉耦合的与非门构成，若第一条路径上升沿信号先到达仲裁器，则输出为逻辑“1”，反之为逻辑“0”。

传统APUF电路通常可表示为一个线性时延模型[28]。总时延为每一级开关单元传播时延的累加和，可表示为

图1 仲裁器PUF电路结构

Figure 1 Circuit structure of arbiter-PUF

3 新型SWPUF电路设计

3.1 强弱混合型PUF电路结构

通过对APUF结构和工作原理的研究，本节提出一种基于时延模块的新型开关单元结构，其中时延模块由FPGA片内6输入查找表（LUT，look-up-table）实现，如图2(a)所示。LUT利用输入端控制信号传输路径，其中A1端口用于信号输入，A2 ~ A6端口用于控制传输路径。所提新型开关单元由两个时延模块和两个多路选择器（MUX）构成，该结构可在一个Slice中实现。经Vivado软件布局布线后其内部拓扑结构如图2(b)所示。所提强弱混合型PUF电路由级新型开关单元和仲裁器构成，形成两条完全对称的时延路径，整体电路结构如图3所示。所提PUF在运行过程中，可以根据输入激励的HW变化灵活地配置为两种不同的类型（强PUF和弱PUF）。工作原理如下：输入激励为一串二进制序列，传输信号会根据激励选择相应MUX的导通路径。当C=1时，脉冲信号选通有时延模块的MUX路径，反之选通无时延模块的MUX路径，最后通过仲裁器判决上下两条时延信号到达的先后顺序，从而产生输出响应“0”或“1”。根据运行过程中是否选通时延模块，将PUF电路中的开关单元分为有效（选通时延模块）和无效（不选通时延模块）两种状态。此时输入激励的HW映射到电路中表现为有效开关单元数量。对于弱PUF，电路运行中仅有1个有效开关单元参与，如表1所示。输入激励的HW=1，共有组激励，每次脉冲信号在上下两条路径中仅选通一个时延模块，最后两条路径信号通过仲裁器输出响应。与弱PUF不同，强PUF电路的时延路径中有多个有效开关单元参与信号传输过程（输入激励的HW大于1），此时所提PUF配置为强PUF结构。

图2 新型开关单元结构以及实现

Figure 2 Structure and implementation of novel switch unit

表1 由N级开关单元组成的弱PUF的激励（HW=1）

由于输入激励的HW不同，该PUF传输路径中实际选通的时延模块数量也不同，因此可根据HW变化将位SWPUF的CRP空间划分为个子空间。以64级开关单元为例，不同HW对应的CRP数量如图4所示，其中横坐标表示激励响应对数量，纵坐标表示输入激励的HW。在HW为1时所提PUF配置为弱PUF，仅产生64个CRP，其余63个子空间都为强PUF产生的CRP。

图3 基于FPGA的新型强弱混合型PUF电路结构

Figure 3 Circuit structure of novel hybrid strong weak PUF based onFPGA

图4 不同HW对应的CRP数量（以64级开关单元为例）

Figure 4 Counts of CRPs with different HWs with 64 switch units

3.2 后处理电路

为增强输出密钥的随机性以及降低密钥之间的相关性，引入移位寄存器模块，并采用异或（XOR）去相关对原始序列进行处理。后处理电路结构如图5所示，由个D触发器和1个XOR门构成，D触发器用于存储0/1，XOR门用于对个D触发器的输出进行异或操作。

图5 N位XOR移位寄存器后处理电路

Figure 5 Post processing circuit of-bit XOR shift register

当前时刻个D触发器的状态构成该XOR移位寄存器的当前状态，可用位序列12…, a表示。在时钟脉冲周期区间内，每一级触发器a都将其状态向下一级a1传递，并将输入序列12…, r的下一个值r作为a下一时刻的输入。在时钟脉冲作用下，XOR移位寄存器的状态可表示为

在输入序列r的驱动下，XOR移位寄存器的每一位数据向前移动一位，下一时刻状态S1可表示为

则最终异或输出结果为

由此得到一串二进制序列12,…, R，即为XOR移位寄存器的输出序列。XOR移位寄存器（=4）的工作状态如表2所示，这里假定输入序列为10010110，寄存器的初值为0101。

表2 4位XOR移位寄存器工作状态

对于寄存器位数的选择，设和分别为两位随机数，其期望值E()=E()=，表示它们的相关性，则当接近0.5时，式(7)可表示为

由式(7)可知，若和相互独立（即=0），则E(⊕)≈0.5。若有位彼此独立的随机数进行异或，则其对应的期望值为

其中，=−0.5。由式(8)可知，期望值随着位数的增大趋于0.5。后处理电路输出响应的随机性随移位寄存器位数和数据异或间隔位数变化的统计特性如表3所示。

通过分析表3，并综合考虑电路实现过程中的硬件开销，选择彼此间隔1位的12位移位寄存器作为后处理电路，其电路结构如图6所示。

图6 XOR移位寄存器电路结构（n=12）

Figure 6 Circuit structure of the XOR shift register (=12)

表3 随机性随移位寄存器数和间隔位数变化的统计特性

4 实验结果与分析

本文所提PUF采用Xilinx Artix-7（28nm工艺）FPGA开发板实现，测试系统框架及平台如图7所示。首先，PC端利用Matlab并结合MicroBlaze微控制器构建内建自测试平台（self-built test platform）并通过UART模块发送随机激励至FPGA；其次，利用FPGA实现脉冲信号产生、激励接收、PUF电路、响应回传和UART等模块（脉冲产生模块用于产生脉冲信号，激励接收模块用于接收PC端发送的位随机激励，PUF电路用于产生响应，UART模块用于激励接收及响应回传），当响应回传模块接收到响应并将其打包后，UART模块将响应发送至PC端；最后，PC端再次利用UART模块接收响应，并通过Matlab对随机选取的输出响应进行随机性、唯一性及可靠性分析。

图7 本文所提PUF测试系统框架与平台

Figure 7 Test system framework and platform of proposed PUF

4.1 随机性

随机性主要通过观察PUF电路输出响应中逻辑0和逻辑1的概率统计分布来衡量。理想情况下，逻辑0和逻辑1均匀分布，都接近50%[29]，随机性可表示为

PUF随机性通常由灰度图来直观表示。随机选取一个PUF，输出响应的灰度映射如图8(a)所示，其中白色像素代表逻辑0，黑色像素代表逻辑1，输出响应中逻辑0和逻辑1分别为51.51%和48.49%，对应的随机性为96.98%（接近理想值100%，无明显逻辑偏向性）。此外，其余99个PUF也获得了类似的统计结果。100个PUF输出响应的平均灰度映射如图8(b)所示，可以发现平均灰度值在0.5附近波动，且无明显的空间相关性。

Figure 8 Distribution of the output responses

相关性用于衡量PUF输出响应之间的相关程度，其中相关值越小，输出响应的相关性越低。本文使用自相关函数（ACF，autocorrelation function）对所提PUF的输出响应进行自相关分析，结果如图9所示。测试结果表明，在95%置信区间内，所提PUF的ACF值为0.02（接近理想值0），因此具有良好的空间独立性。综上所述，所提PUF具有良好的随机性。

图9 SWPUF的自相关性

Figure 9 Autocorrelation of SWPUF

4.2 唯一性

唯一性用来标识不同PUF个体之间的区分度，通常采用平均片间汉明距离（HD，hamming distance）来衡量。inter表示对个不同的PUF个体施加相同的激励，输出响应之间不同位数的统计概率。个不同PUF个体的平均片间HD可表示为

由此，唯一性可表示为[29]

所提PUF平均HD的统计直方图（包含拟合曲线）如图10所示，归一化平均片内和片间HD分别为0.034 3和0.501 8（对应的唯一性为99.64%，接近理想值100%）。因此，本文所提PUF具有良好的唯一性。

图10 片内汉明距离与片间汉明距离统计直方图

Figure 10 Statistical histogram of inter- and intra-PUF HD

4.3 可靠性

可靠性通常采用平均片内HD来衡量，即通过同一PUF在不同环境下（相同激励）输出响应的片内HD统计特性来衡量。这里用intra表示在多次实验中输出响应位发生翻转的概率，即整个位输出响应的片内HD变化。平均片内HD的期望值可表示为

可靠性可表示为

平均片内HD统计直方图如图9所示，归一化片内HD为0.034 3（对应的可靠性为96.6%，接近理想值100%）。因此所提PUF具有良好的可靠性。

此外，该PUF在常温常压下5 000次循环读取，其输出响应的最大、最小和平均误码率的统计特性如图11所示。可以发现，平均误码率和最大误码率在1 000次评估后开始平稳，并随着评估次数增大趋于稳定，最终分别稳定在3.4%和4.8%。而最小误码率随着评估次数增大逐渐减小，在评估次数足够大的情况下接近0。

图11 误码率与评估次数的关系

Figure 11 Relationship between BER and evaluations

4.4 抗攻击能力

随着研究人员对PUF的深入探索，针对PUF的攻击技术越来越多，如侧信道攻击、建模攻击、机器学习攻击等。其中，通常使用基于机器学习的建模攻击来分析PUF电路的抗攻击能力。通过这一方法攻击者首先收集部分CRP来建立PUF预测模型，接着利用训练集中的响应与预测响应得到预测准确率，最后判断PUF电路的安全性。常见的机器学习分析方法主要包括逻辑回归（LR，logic register）、支持向量机、随机森林、神经网络等[22]。

本文采用LR算法对SWPUF的抗攻击能力进行分析，并与APUF进行比较。为显示该PUF在不同汉明重量下的抗攻击能力优势，实验选取不同汉明重量下的CRP进行训练，预测精度与训练次数的关系如图12所示。当训练次数较少时，SWPUF预测准确率远低于APUF。HW=2时，SWPUF与APUF的预测准确率分别为67.2%和87.5%；HW=4时，分别为68.2%和82.1%。然而，随着训练次数逐渐增加，SWPUF的优势逐渐减小。可见在训练次数和汉明重量较小的情况下，SWPUF的预测准确性明显低于APUF，具有更好的抗攻击能力。

图12 不同HW和训练次数下SWPUF与APUF的预测准确率

Figure 12 Comparison of prediction accuracy of SWPUF and APUF with different HW

4.5 性能比较

本文所提SWPUF的测试性能与其他相关工作对比如表4所示，该PUF在随机性、唯一性和可靠性（常温常压下）方面均具有一定优势[18,30-36]。其中，随机性、唯一性和可靠性的理想值均为100%。与文献[32]相比，所提PUF在随机性和唯一性上分别提高了6.58%和6.84%。与文献[34]相比，相同工艺下所提PUF在随机性、唯一性和可靠性上分别提高了7.18%、0.44%和0.3%。与文献[35]和文献[36]相比，所提PUF在随机性上具有明显优势，分别提高了16.18%和16.98%。与文献[35]和文献[36]相比，唯一性分别提高了0.24%和16.58%。

表4 SWPUF性能与相关文献比较

注：“—”表示无法获得。

5 结束语

通过分析强、弱PUF在具体设计时存在的不足，提出一种基于FPGA的新型强弱混合型SWPUF电路设计方案。该PUF可根据输入激励的HW，在电路运行过程中选择不同的开关单元数，利用同一PUF电路拓扑结构实现强、弱PUF有机统一。实验结果表明，所提PUF具有良好的随机性、唯一性和可靠性（常温常压下）。使用基于LR的攻击方法对所提PUF进行抗攻击能力分析，在训练集和HW较小的情况下SWPUF具有比传统APUF更好的抗攻击能力。该PUF克服了传统强、弱PUF分立设计的不足，一定程度上扩展了PUF电路的应用范围。

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Novel hybrid strong and weak PUF design based on FPGA

LIAN Jiana1,2, WANG Pengjun1, LI Gang1, MA Xuejiao3, ZHAI Guanbao1

1. College of Electrical and Electronic Engineering, Wenzhou University, Wenzhou 325000, China 2. College of Computer Science and Artificial Intelligence, Wenzhou University, Wenzhou 325000, China 3. Oujiang College, Wenzhou University, Wenzhou 325000, China

Physically unclonable function (PUF) can produce intrinsic keys with characteristics of randomness, uniqueness and tamper-proof by exploiting the process deviations which cannot be avoided in the chip manufacturing process. A novel hybrid strong and weak PUF (SWPUF) circuit design based on field-programmable gate array(FPGA) was proposed after the investigation of the PUF circuit structures and principles. To address the limitation of designing strong-PUF and weak-PUF discretely, SWPUF could be configured into two topologies conveniently depending on the Hamming Weight (HW) of the challenges. In addition, the statistical characteristics of the responses could be further improved by a XOR-decorrelation technique. The proposed SWPUF was implemented on a Xilinx Artix-7 FPGA (28nm technology), and a self-built test platform was set up by using Matlab and MicroBlaze microcontroller. Experimental results show that the SWPUF has good performances of randomness (96.98%), uniqueness (99.64%) and reliability (96.6%). Logic register analysis also shows that the SWPUF has a better anti-attack capability than the traditional Arbiter-PUF in the case of with small HW, and can be used in the information security, such as key storage (especially to weak PUF) and device authentication (especially to strong PUF).

hybrid strong and weak, physically unclonable function, FPGA, circuit design

TP309

A

10.11959/j.issn.2096−109x.2021028

2020−11−15；

2021−02−22

汪鹏君，wangpengjun@wzu.edu.cn；李刚，ligang@wzu.edu.cn

国家重点研发计划（2018YFB2202100）；国家自然科学基金（61874078, 61904125）；温州市基础性科研项目（G20190006, G20190003）

The National Key R&D Program of China (2018YFB2202100), The National Natural Science Foundation of China (61874078, 61904125), Basic Scientific Research Project of Wenzhou (G20190006, G20190003)

连佳娜, 汪鹏君, 李刚, 等. 基于FPGA的新型强弱混合型PUF电路设计[J]. 网络与信息安全学报, 2021, 7(2): 94-103.

LIAN J N, WANG P J, LI G, et al. Novel hybrid strong and weak PUF design based on FPGA[J]. Chinese Journal of Network and Information Security, 2021, 7(2): 94-103.

连佳娜（1996−），女，浙江绍兴人，温州大学硕士生，主要研究方向为物理不可克隆函数攻击与防御。

汪鹏君（1966−），男，浙江宁波人，温州大学教授、博士生导师，主要研究方向为低功耗、高信息密度集成电路理论和设计技术、电路设计综合和优化技术、安全芯片理论和设计技术。

李刚（1988−），男，陕西汉中人，温州大学讲师，主要研究方向为密码芯片攻击和防御理论及其VLSI实现、存储计算、数字电路逻辑综合与优化。

马雪娇（1991−），女，河北秦皇岛人，主要研究方向为数字电路逻辑综合与优化、硬件混淆技术。

翟官宝（1998−），男，浙江衢州人，温州大学硕士生，主要研究方向为物理不可克隆函数攻击与防御。