嵌入式测试在3C电子设备中的设计与实现

时间：2024-04-25

刘建中

长园创新研究院测控所广东珠海 519100

随着新技术的不断注入，现代3C电子设备的高集成化、高智能化，以及分析处理问题的高效化特征日益增强，随之而来是系统故障诊断、故障隔离的难度也越来越大，因此，提升3C电子设备的故障诊断能力，实现快速诊断和故障准确定位成为了3C电子设备设计的新需求[1]。

1 嵌入式测试系统架构

设计电子设备根据组成的单元特点，其嵌入式测试系统可采用集中式、分布式或分布-集中式的架构来实现。通常，复杂的电子设备优选分布-集中式的架构。在分布-集中式的架构中，除了系统具有嵌入式测试控制处理单元以外，系统各组成模块内部也设计有嵌入式测试控制处理单元，系统层嵌入式测试控制处理单元和各组成模块的嵌入式测试控制处理单元之间通过系统测试总线连接，各部分的主要功能如下。

（1）系统层嵌入式测试控制单元系统层嵌入式测试控制单元包括测试控制单元和综合诊断单元，主要完成全系统内部各组成单元的嵌入式测试控制、测试数据的综合分析等功能。

（2）模块层嵌入式测试控制处理单元接收系统层测试控制单元的控制，完成模块内部电路测试信号的调理、采集及数据上报等功能。

（3）系统测试总线实现系统层嵌入式测试控制单元和各模块嵌入式测试控制处理单元之间测试控制指令、测试数据的传递等功能。这种分层集成的组织结构，可以综合利用模块层较强的信息获取能力和系统层强大的信息处理能力，从而提高全系统的测试性能。而且，这种嵌入式系统测试结构，既有利于实现横向各模块的并行测试，又便于实现纵向各级测试的复用，从而既提高测试效率，又降低测试成本[2]。

2 嵌入式测试系统硬件设计

按照电子设备嵌入式测试系统的架构布局，对嵌入式测试系统开展硬件设计时，也主要从三个部分来进行。

2.1 系统测试控制单元的设计

系统测试控制单元需要完成系统测试模式的切换控制，并对来自模块层的大量测试数据进行综合分析，给出最终的诊断结果，因此对控制的时效性、运算处理速度有一定要求，在工程应用中，通常采用嵌入式计算机来作为系统测试控制单元。

2.2 系统测试总线的设计

在设计中，我们优选了UARTSPII2C总线作为系统内通讯总线，系统的嵌入式测试控制和数据传输均采用标准协议。采用多种总线并行应用具有以下特点：

（1）拓扑结构灵活，支持端到端，或多主发送，支持点对点通信和广播数据传输，不需要系统启动过程，避免了由于主站的失败而导致的危险情况。

（2）增加了对系统冗余的支持。

（3）是一个动态的网络，其总线调度可以在一定的限制之内变化，并支持节点的热插拔。

（4）完全开放，便于扩展，允许用户实现自定义的报文类型和协议。

（5）完全公开，免费发布全部技术资料，简单易用，便于实现[3]。

2.3 模块测试控制处理单元的设计

模块测试控制处理单元的架构设计如图3所示，控制处理单元是一个单片机应用系统，其外围模块有电源、存储器、通信协议转换功能电路以及各种测试信号的调理功能电路。

测试处理电路的选型和设计是模块测试控制处理单元的设计重点，在设计中，我们选用美国赛灵思公司的XC7Z020-2CLG400I单片机作为控制处理器。XC7Z020-2CLG400I是采用双核ARM cortex A9+FPGA结构，工作频率高达667MHZ，外围设备丰富，包括2个千兆网口MAC控制器，支持2个USB2.0OTG，2个CAN2.0B总线接口，2个SPI接口，2个UART接口，速率最高可达1Mb/S，2个I2C接口，118个GPIO，其中54个连接到ARM核（PS端），64个连接到FPGA（PL端）。

XC7Z020-2CLG400I有118个I/O引脚，每个I/O口分别对应输入/输出、功能选择、中断等多个寄存器，使得功能口和通用I/O口复用，在对同一个I/O口进行操作前要选择其要实现的功能，这样大大增强了端口的功能和灵活性。除此之外，该芯片还具有以下优点，PS端主频800MHz，单核运算能力高达2.5DMIPS/MHz，内部集成8通道DMA控制器，通过外部存储接口可连接各种存储设备；PL端拥有350K/444K支持PS端配置的可编程逻辑单元，拥有19.2/26.5Mbit Block RAM，具备16对GTX高速串行收发器，每通道通信速率高达12.5Gbit/s；PL端引出121pin单端IO，80对通用差分对，40对GTX专用差分对（8对为时钟），可在底板连接FMC、SFP+、PCIe等高速接口，实现功能拓展；PS端拥有多达54个MIO引脚，也可驱动EMIO控制PL端最多64个GPIO引脚，灵活配置各种外设接口；内部集成两路12bitADC模数转换器，1MSPS转换率，17个差分输入通道，满足广泛模拟数据采集和监控需求，所以选用其作为模块测试控制处理单元的控制处理器芯片。