分数倍内插成形滤波器设计及实现

彭　卫，吴　兵，李武建

（中国电子科技集团公司第三十八研究所，安徽合肥　230031）



分数倍内插成形滤波器设计及实现

彭卫，吴兵，李武建

（中国电子科技集团公司第三十八研究所，安徽合肥230031）

摘要：提出了一种分数倍内插成形滤波器的实现方法并在FPGA中实现。该分数倍内插成形滤波器实现了输入速率与内插成形滤波后速率之间分数倍转换，能够适应输入速率实时调整，突破了传统整数倍内插成形滤波器对输入速率的限制。实现了输入速率为1 KS/s～50 MS/s，步进为1 S/s，输出为100～2 000 MS/s，内插倍数≥4，分数时延精度为Tclk/65 536的滤波器。该分数倍内插成形滤波器硬件资源开销小、接口简洁、灵活性和适用性强，还可根据需要扩展变速率范围。

关键词：分数倍内插；成形滤波器；内插滤波器；FPGA；无线通信

Design and implementation of fractional interpolation shaping filter

PENG Wei，WU Bing，LI Wujian
(The No. 38 Research Institute，China Electronics Technology Group Corporation，Hefei 230031，China)

Abstract：An implementation method of fractional interpolation shaping filter is proposed and realized on FPGA. The filter can realize the fractional conversion between the input rate and the rate after interpolation shaping filtering，adjust itself with the changes of input rate in real⁃time，and break through the limitation on the input rate of the traditional integer interpolation shaping filter. The filter were realized，in which the input rate is 1 KS/s～50 MS/s，stepping is 1 S/s，output rate is 100～2 000 MS/s， interpolation multiple is larger than 4，and fractional delay precision is Tclk/65 536 . The filter has the advantages of few FPGA resource occupation，simple interface，high flexibility and applicability，and can extend its variable rate range as necessary. Keywords：fractional interpolation；shaping filter；interpolation filter；FPGA；wireless communication

0　引言

无线通信系统中，为了有效利用频谱、消除码间干扰和防止频带泄露，在发送信号前必须先对基带已调制的信号进行内插成形滤波。内插滤波器[1]通过在采样值中插零值形成新的数据，然后对该数据进行滤波处理，实现脉冲成形、限制带宽、降低射频信道带外干扰的效果。

随着现代无线通信技术特别是软件无线电技术的飞速发展，要求发射系统的同一硬件平台以尽可能小的资源开销满足不同的基带信号数据速率要求。而在通信对抗领域，甚至要求基带信号数据速率以微小的步进实时可调来产生不同的通信干扰波形。基于硬件架构的易实现性，传统成形滤波器采用整数倍内插滤波方式，成形滤波后输出数据率为基带信号数据速率的整数倍[2⁃8]。整数倍内插成形滤波器最大的缺点是要求基带信号数据率与基带处理时钟之间成整数倍关系，对于仅有有限基带处理时钟资源的通信系统来说，这意味着基带信号数据速率必须与基带处理时钟频率成整数倍关系，极大地限制了基带信号数据速率的变化范围，例如基带数据率为1.228 8 MS/s，3.069 MS/s，6.111 MS/s的情形就无法适用。

为克服上述问题，本文设计出一种分数倍内插成形滤波器，并在FPGA中实现了根据基带信号数据速率来实时调整分数倍内插倍数，使成形滤波后的输出数据率固定在基带处理时钟。

1　分数倍内插成形滤波器设计

本文利用多采样率信号处理的相关理论结合实际工程经验，设计的分数倍内插成形滤波器由数控振荡器控制模块、数据同步模块、分段滤波模块和重采样模块四个部分组成，结构如图1所示。

分数倍内插成形滤波器基于多相滤波架构和重采样架构设计而成，同时配合数控振荡器的控制。图1中数控振荡器控制模块根据基带处理数据和基带处理时钟频率之间的关系，按照溢出上限值，产生慢溢出标志、快溢出标志以及分数时延滤波器时延。数据同步模块

根据慢溢出标志，将输入的数据与慢溢出标志同步输出。分段滤波模块根据快溢出标志的频率累加字和慢溢出标志的频率累加字的比值，将内插成形滤波器系数进行多相分解，按照滤波器组的结构串行输出。重采样模块将滤波器组与快溢出标志同步，再进行重采样操作，最后将数据率切换到系统时钟的时钟域，完成分数倍内插成形滤波器功能。

图1　分数倍内插成形滤波器

1.1数控振荡器控制模块

数控振荡器(NCO)控制模块如图2所示，包括移位寄存器、慢溢出控制、快溢出控制、分数延时系数生成四个部分。移位寄存器根据整数倍内插的倍数，将控制字移位，作为快溢出标志的频率累加字，输入的原始控制字作为慢溢出标志的频率累加字。慢溢出控制模块中设置溢出门限，如果输入的值小于门限，则反馈到输入端口与慢溢出标志的频率累加字进行累加，如果累加值大于溢出门限，则产生溢出标志。快溢出控制模块与慢溢出控制模块原理相同，溢出门限也一样，区别在于反馈累加的频率累加字不同。分数延时系数生成以快溢出标志的频率累加字为基准，产生分数时延滤波器时延。

图2　数控振荡器模块

根据基带处理数据和基带处理时钟频率之间的关系，总可以将其化为互质数K和M，那么数控振荡器的溢出上限为：

式中：Int(·)为向下取整函数；N为数控振荡器的累加器位宽。

由数控振荡器的溢出上限产生慢溢出标志的频率累加字和慢溢出标志累加器分别为：

式中：Mod(·)为求余函数；n为采样节拍。当Mod(·)函数产生一次溢出，即(ACC_Slow(n)+ FTW_Slow)> NCO_ Uplevel时，慢溢出标志有效，否则慢溢出标志无效。

同理，由数控振荡器的溢出上限产生快溢出标志的频率累加字和慢溢出标志累加器(分数时延滤波器时延)分别为：

其中I为多项滤波器的项数，也就是整数倍内插的倍数，取值范围为4～16之间的任意整数。当Mod(·)函数产生一次溢出，即(ACC_Fast(n)+ FTW_Fast)> NCO_Uplevel时，快溢出标志有效，否则快溢出标志无效。

1.2分段滤波

分段滤波模块如图3所示，由2个开关控制和滤波器分段组成。分段滤波模块根据快溢出标志的频率累加字和慢溢出标志的频率累加字的比值N，将脉冲成形滤波器的系数分为N组。模块前段的开关控制分时指向滤波器N组中的一个，进入滤波器分段处理后的信号，由模块后段的开关控制分时接收滤波器N组中的1个。滤波器系数按照多相分组原则，重新排列系数组合，输出到重采样模块。

数据同步模块根据慢溢出标志的指示，将基带调制数据串行移位寄存于多相滤波器组，进行多相滤波，多相滤波器组的第j项输出为：

式中：L为多项滤波器阶数；x(·)为输入基带调制数据；h(·)为滤波器系数。

图3　分段滤波模块

1.3重采样模块

重采样模块由滤波器组快同步、改进型分数时延滤波器模块两个部分组成，如图4所示。输入的滤波器组由滤波器快同步模块同步，将滤波器组的数据与快溢出标志同步输出，使时间域连续的滤波器组变为时间离散的滤波器组，滤波器组之间的时间间隔即为快溢出标志之间的间隔。改进型分数时延滤波器模块根据快同步

标志和分数时延滤波器延时，将输入的滤波器组数据重采样，使输出数据速率固定在基带处理时钟上。

重采样模块根据快溢出标志的指示，将多相滤波器组输出数据串行移位寄存于重采样滤波器中，基于分数时延滤波器时延ACC_Fast(n)和多项式插值算法，计算出成形滤波器输出值为：

其中b(·)为多项式内插系数。

图4　重采样模块

2　滤波器的FPGA实现及测试

基于上述介绍的分数倍内插成形滤波器设计过程，在Altera公司StratixⅣ系列FPGA上实现了算法设计，利用矢量信号分析仪对滤波后的实际信号进行测试，并验证了算法的正确性。

在QuartusⅡ上利用Verilog HDL语言实现滤波器的数控振荡器控制模块、数据同步模块、分段滤波模块和重采样模块。在FPGA中已经实现了输入速率为1 KS/s～ 50 MS/s，步进为1 S/s，输出为100～2 000 MS/s，内插倍数≥4，成形因子为0.5，分数时延精度为Tclk/65 536的滤波器。最后将下载文件烧写入FPGA电路上，通入时钟信号和基带信号，利用矢量信号分析仪从电路板的输出端口测试滤波器的输出信号。图5显示了基带数据率为6.111 Mb/s，中心频率为140 MHz的测试结果，测试结果显示星座图为一条直线，矢量幅度误差EVM为0.782％ RMS。

3　结语

本文提出了一种分数倍内插成形滤波器的实现方法并在FPGA中实现。该滤波器与传统的内插成形滤波器相比，能够根据基带信号数据速率实时调整分数倍内插倍数，使成形滤波后的输出数据率固定在基带处理时钟。能够适用于基带数据率为1.228 8 MS/s，3.069 MS/s，6.111 MS/s等分数时钟的情况，解决了通信系统中有限基带处理时钟资源的问题。

图5　测试结果

设计的滤波器包含数控振荡器控制模块、数据同步模块、分段滤波模块和重采样模块四个部分。在FPGA上实现了滤波器设计并对算法进行了测试，最后给出了基带数据率为6.111 Mb/s，中心频率为140 MHz的测试结果，其矢量幅度误差EVM小于0.800％ RMS。滤波器在FPGA上实现的算法占用极少的资源，其接口简洁，灵活性和适用性强，还可根据需要扩展变速率范围，可方便灵活地应用于无线通信系统。

参考文献

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吴兵（1981—），男，高级工程师。研究方向为雷达数字接收机和波形产生。

李武建（1983—），男，工程师。研究方向为雷达数字接收机和波形产生。

作者简介：彭卫（1986—），男，工程师。研究方向为雷达数字接收机和波形产生。

收稿日期：2015⁃06⁃13

doi：10.16652/j.issn.1004⁃373x.2016.01.017

中图分类号：TN911⁃34

文献标识码：A

文章编号：1004⁃373X（2016）01⁃0062⁃03