中继卫星系统信道模拟器硬件电路设计

李　炜，马　乐，段世刚，孙向聚

（国网甘肃省电力公司信息通信公司，甘肃兰州　730050）



中继卫星系统信道模拟器硬件电路设计

李炜，马乐，段世刚，孙向聚

（国网甘肃省电力公司信息通信公司，甘肃兰州730050）

摘要：结合实际应用，针对中继卫星系统信道模拟器的设计和实现，在对信道模拟器的模拟原理和工作流程进行研究的基础上，从信道模拟器的硬件电路入手，对信道模拟器的中频信号处理板卡、接收及发射板卡进行了详细的设计。基于FPGA平台对高速DA芯片的配置程序进行设计，并对该配置程序进行ModelSim仿真，验证其功能的正确性。最后对板卡进行了硬件测试，测试结果表明，设计的硬件电路完全符合中继卫星系统信道模拟器在测试中的使用要求。

关键词：信道模拟；DDR2；SPI；高速信号采集

0　引言

随着空间技术的发展，现有的地面测控网已不能满足要求，而中继卫星可以大幅提高测控网的性能[1]。因此，许多国家目前都在积极地对其进行研究，其中美国、俄罗斯等国家均已建成完善的中继卫星系统[2]，我国也已开始建设自己的中继卫星系统。然而中继卫星的测试过程受地理环境和天气因素的影响也较大，现场试验的方法并不能满足实际需求。信道模拟器作为评估通信系统性能的有效手段，是通信系统性能测试的重要工具。当前对卫星信道的传输特性已经进行了较为深入的理论研究，并已经得出一些具有实际意义的理论成果和仿真模型[3]，但是国内基于这些仿真模型的硬件信道模拟器产品较为少见。基于这种需求，设计研制中继卫星系统信道模拟器具有重大的工程和实践意义。

1　总体设计

本文根据模拟器系统组成及工作流程，首先对模拟器硬件电路进行总体设计，如图1所示。考虑实现难度及各方面因素，将模拟器硬件电路分为接收及发射板卡、中频信号处理板卡两块板卡分别进行设计。其中，接收及发射板卡包括接收单元、频综模块、发射单元。中频信号处理板卡主要包括模拟信号调理电路、A/D转换电路、D/A转换及幅度调整电路、FPGA功能电路、DSP功能电路、PLL时钟倍频电路、时钟整形分配电路、复位管理电路、大容量数据缓存电路、电源转换及排序电路。

硬件电路总体设计方案确定后，需要对电路设计中的关键芯片进行选型分析，主要包括：FPGA，ADC，DAC，DSP及大容量存储器。

设计中FPGA主要负责模拟功能的实现，从乘法器资源需求分析以及I/O管脚需求分析，并考虑一定的资源裕量，选用Xilinx公司的Virtex⁃6系列XC6VSX315T⁃FFG1156。其乘法器资源为1 344个、可用管脚600个，均满足本设计要求。考虑现有器件及前期成熟的A/D转换电路设计，量化位数选为12 b。为了保证信号质量，模拟输入信号及时钟信号均采用差分形式，因此模/数转换芯片必须具备差分输入接口[4]。因此，ADC芯片

采用TI公司的ADS5463。在本设计中，数/模转换芯片选用ADI公司的AD9735，其分辨率为12位、更新速率最高可达1.2 GS/s，其无杂散动态范围达77 dBc（fout=100 MHz），满足使用要求。另外，DSP用于实现上位机与板间的实时通信[5]，故需要选择处理速度高的DSP芯片，综合考虑后选用TI公司推出的TMS320C6455芯片。最后，设计中选用大规模可编程器件FPGA控制高速DDR来构建虚拟FIFO以满足延迟存储深度要求。

图1　中继卫星信道模拟器硬件总体设计框图

2　详细设计与实现

2.1接收及发射板卡设计

根据实际功能需求，设计接收及发射板卡，该板卡的功能框图如图2所示，包括接收单元、频综模块、发射单元。

图2　接收及发射板卡结构框图

接收单元对模拟输入信号的幅度进行调理，使其满足中频板A/D采样电路幅度要求。输入信号频率范围为（140±25）MHz，功率范围为-50～0 dBm。为保证模拟信号质量，在进行AGC增益控制之前，需对该信号进行带通滤波。带通滤波器设计指标：中心频率为140 MHz，3 dB带宽为60 MHz，带内平坦度小于0.2 dB，带外抑制大于47 dBc@ fo±45 MHz。滤波后的信号受衰减控制量控制，使中频板输入信号的幅度保持恒定。AGC增益控制电路输出幅度最大能够达到10 dBm。在默认状态下，考虑器件的安全运作，AGC对模拟输入信号功率进行全衰。

频综模块为中频信号处理板卡提供工作时钟，频率范围为100～550 MHz，由输出频率控制信号对频率选择，频率分辨率为1 MHz。为便于调试，频综模块的时钟输出频率可通过拨码开关进行控制[6]。

发射单元对中频信号处理板卡模拟输出信号幅度进行控制，使其电平保持在-80～0 dBm范围之内。为保证信号质量，信号幅度调整以后需要进行带通滤波，带通滤波的设计指标：中心频率为140 MHz，3 dB带宽为60 MHz，带内平坦度小于0.2 dB，带外抑制大于45 dBc@ fo±45 MHz。

2.2中频信号处理板卡设计

结合中频信号处理电路功能需求，中频信号处理电路由模拟信号调理电路、A/D转换电路、D/A转换及幅度调整电路、FPGA功能电路、DSP功能电路、时钟整形分配电路、复位管理电路、大容量数据缓存电路、电源转换及排序电路组成。

为了将模拟信号变换为数字信号，在数字域对信号进行模拟信息的叠加，实现模拟器的模拟功能，本设计采用变压器进行A/D模拟前端设计和AC耦合的变压器耦合方式。模拟输入信号电平要求：满量程输入为2.2 VPP，共模电压为2.4 V。AIN_I+和AIN_I-是经模拟调理电路调理后的信号，幅度为2 VPP，满足A/D转换幅度要求。考虑冗余设计，将VREF管脚输出的2.4 V电压用于共模电压偏置。

选定A/D芯片后需要进行A/D模拟前端调理电路的设计。模拟信号调理电路接收经接收及发射板卡幅度调整后的模拟信号，此信号幅度约为2 VPP，已满足A/D转换电路输入电平的要求（ADS5463满量程输入为2.2 VPP）。参考ADS5463评估版，为提高A/D前端幅频响应性能并考虑到变压器的幅相平衡特性，设计双变压器级联形式的调理电路。

由于A/D采样时的量化位数为12 b，则D/A芯片位数至少为12 b，并考虑前期成熟电路设计，D/A转换芯片选用ADI公司的AD9735，D/A输出满量程电流为10 mA，通过外接25 Ω电阻将输出电流转换为电压信号，幅度约为0.5 VPP。因为AD9735的输出信号为差分的模拟电流信号，需要将其转换为单端信号，采用National Semi⁃conductor公司的高速运放LMH6738进行调整。LMH6738的放大倍数设为2.51，故运放输出的模拟信号幅度为1.25 VPP。

时钟分配之前需要将时钟输入信号进行单端转差分，

结合前期成熟电路设计，时钟分配芯片选用Semiconductor Components公司的MC100LVEP111。MC100LVEP111的时钟输入端既可采用单端形式也可采用差分形式，而差分时钟抗干扰能力强，因此本设计采用差分形式。

基于对硬件乘法器、逻辑资源及通用I/O管脚数量的需求分析，由于FPGA的输入接口LVDS_25电平标准兼容A/D数据输出端口的LVDS电平标准，故两者可以无缝对接。AD9735的数据输入端口LVDS电平标准为：摆幅最大为750 mV，共模电压典型值为1.2 V，故芯片AD9735的数据输入端口LVDS标准兼容LVDS_25的标准，两者可以无缝连接。FPGA与DSP的EMIF接口电路的bank电压标准为2.5 V，而DSP芯片TMS320C6455ZTZD 的EMIF接口电压标准为3.3 V，因此在两者之间进行数据传输时需要电平转换，这里采用驱动芯片SN74AVC32T245GKER进行转换。

在本次设计中，大容量数据缓存电路采用DDR2实现。DSP数据处理电路选用TI公司的定点数字信号处理器TMS320C6455ZTZ，该款芯片兼容33 MHz/66 MHz 的PCI总线速率，可更好地保证后期的扩展需求。DSP功能电路的外围接口电路如图3所示。

图3　DSP接口电路

设计中，复位电路对DSP进行监控，由DSP控制FPGA进行复位。复位管理电路采用MAXIM公司的MAX706ARESA。板卡上电后，由TPS3808G01输出一个20 ms的低脉冲至DSP的POR管脚，控制DSP进行上电加载，同时FPGA进行自动加载。当DSP和FPGA分别加载成功后，FPGA的DONE管脚输出高电平信号至DSP，当DSP检测到该信号后再对FPGA进行软件复位。

电源转换电路将CPCI机箱供电转换为板卡需要的电源，电源排序电路是将电源转换电路输出的电源进行排序，使其满足板卡电源要求。利用LTC2924的OUT1～OUT4输出管脚控制晶体管的导通来进行排序，1.0VD，+2.5VD，+1.25VD，+1.8VD依次排序输出。当排序完成后，完成标志DONE信号由高电平变为低电平，进而通过三极管控制+0.9_CONTROL管脚电平由低到高，电源芯片PTH04000W的电源管脚6正常输出，实现+0.9VD最后上电。

3　FPGA的高速D/A配置程序设计

课题中采用的D/A转换芯片为ADI公司的AD9735，该芯片的许多功能需要通过SPI端口配置后才能实现[7]，设计中采用FPGA作为主控制器对AD9735进行配置，FPGA配置程序需实现以下功能：

（1）对系统内部时钟分频产生配置需要的串行移位时钟；

（2）产生配置需要的片选使能信号；

（3）对AD9735的内部寄存器进行赋值操作，实现SPI配置功能。

依据前节的SPI功能配置需求，给出FPGA作为主控制器，AD9735为从控制器的SPI配置功能框图，如图4所示。

图4　SPI功能配置框图

FPGA功能配置单元主要由启动控制模块、时钟模块、状态机模块、并转串模块组成[8]。工作时，时钟模块首先将系统时钟信号Sys_186M（186 MHz）分频产生需要的配置时钟SCLK_10M（10 MHz），在时钟稳定时给出锁定信号SCLK_LOCK。启动控制模块将该信号与外部信号SPI_flag作逻辑‘与’后产生开始脉冲信号Start_pulse，该信号控制状态机模块的启动。进而状态机模块依据要求产生SPI配置需要的数据信号Sdata和使能信号S_CSB。经并/串转换后，开始对AD9735的SPI串口传送数据。

定义一系列状态，在不同状态下对不同的寄存器进行赋值操作，如表1所示。配置开始后，状态机首先进入IDLE空闲状态，此状态下不进行任何赋值操作。当对地址为OX00的寄存器赋值完成后，在计数器控制下，状态机自动跳到下一状态WRITE_IRQ。对地址为OX01的寄存器开始赋值，赋值为“00000000”。此时，VDS接收器、同步逻辑的中断请求均不使能。赋值完成后，在计数器控制下，状态机自动跳到下一状态WRITE_FSC1。在状态WRITE_CCLK下赋值操作完成后，状态机跳回IDLE空闲状态。此时外部的开始赋值标志SPI_Flag标志位变为0，状态机停留在空闲状态，赋值过程结束。

表1　SPI程序状态描述

在FPGA的设计过程中，ModelSim仿真工具可以十分方便地验证设计逻辑是否满足预期的要求，从而提高设计效率，缩短开发周期[9]。本文对程序的多个状态进行了ModelSim仿真，其中图5为WRITE_CCLK状态下的赋值操作。可以看到赋值完成后，状态机将再次跳到IDLE空闲状态，虽然外部的SPI_work_flag标志一直为高电平，但由于stop_pulse由低电平变为高电平，IDLE空闲状态无法再次跳到下一状态WRITE_MODE，对寄存器的赋值操作结束。其他状态下的赋值过程与之类似，对其ModelSim仿真过程不再详述。

图5　WRITE_CCLK状态仿真

4　板卡测试

硬件板卡测试主要包括系统时钟测试、FPGA基本功能测试、DSP测试、A/D测试、D/A测试。

本设计中，中频板卡接收外部供给的186 MHz时钟，经过时钟驱动芯片MC100LVEP111FAG分配之后，为板卡上的FPGA，DSP，A/D，D/A提供工作时钟。为验证时钟，用示波器探头测试MC100LVEP111 FAG输出管脚，查看时钟输出波形。经测试，时钟芯片能够正常工作，为各个模块提供稳定的工作时钟。

为验证FPGA功能，编写FPGA分频器程序，经FPGA的测试管脚输出。以此来验证FPGA芯片能否正常工作，186 MHz时钟分频得到18.6 MHz信号，经测试管脚输出，经示波器观察可得到图6。再将该测试程序加载到PROM中，断电后重新上电，观察示波器是否有18.6 MHz时钟输出，从而验证加载功能。

DSP测试包括：验证DSP芯片能否正常工作，FPGA 与DSP之间GPIO通信功能，以及测试其能否正常加载。首先检查为DSP提供时钟的两个晶振是否正常，当晶振正常工作后，验证DSP与FPGA之间EMIF数据接口，FPGA对DSP寄存器里写数据，通过DSP在线查看对应地址是否正确接收到数据，此时再测ECLKOUT，测到62.5 MHz的时钟，说明PLL1工作正常，芯片能够正常工作。将DSP程序烧写进FLASH，断电后再次测试，查看EMIF时钟输出是否正常，从而验证DSP的加载功能。

使用chipscope在线捕获A/D采样后的数据，根据数据用Matlab程序绘制的波形，对采样保存的数据做FFT，计算其信噪比及ENOB。在Matlab程序中依据采样数据可得到信号的信噪比及有效位：

信号SNR=52.541 3 dB

信号ENOB=8.435 4

改变模拟输入信号频率（1～165 MHz），测量多组数据，再计算有效位，验证A/D有效位在频率范围内是否满足要求。为了测试AD9735能否正常工作，在FPGA内写入DDS测试程序，使输出通道输出1 MHz正弦信号，经D/A变换后放大输出，对于AD9735的无杂散动态范围测试，测试时，使中频模拟输入信号频率在115～ 165 MHz范围内，以0.5 MHz的步进量变化，此时从频谱仪上观察模拟输出信号的杂散性能，经过测试知无杂散范围大于50 dB，符合要求。

5　结论

本文结合实际科研需求，依据信道模拟器的系统组成及工作流程，设计实现了中频信号处理电路、接收及发射板卡，并详细介绍了硬件电路主要功能模块。基于FPGA设计实现了高速D/A芯片AD9735的配置程序，针对程序进行了ModelSim仿真及在线调试验证。最后对信道模拟器进行测试，测试结果验证了硬件电路设计的正确性，从而为后期软件调试提供性能可靠的硬件平台。在今后的研究工作中，将更加注重任意工作体制、不同频点和不同调制方式的通用化信道模拟器的研制。

参考文献

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马乐（1982—），男，甘肃兰州人，高级工程师。从事电力通信运行维护工作。

段世刚（1980—），男，甘肃白银人，研究生，高级工程师。从事电力通信运行维护工作。

孙向聚（1985—），男，河北保定人，研究生，工程师。从事电力通信建设规划工作。

Hardware circuit design of channel simulator for relay satellite system

LI Wei，MA Le，DUAN Shigang，SUN Xiangju
（Information & Telecommunication Company，Gansu Electric Power Company of State Grid，Lanzhou 730050，China）

Abstract：For the design and implementation of channel simulator for relay satellite system，and based on the study for simu⁃lation principle and working process of the channel simulator，the IF signal processing board card，receiving and transmitting board cards of the channel simulator were designed in detail for hardware circuits in combination with the practical application. The configuration program of the high⁃speed DA chip was designed based on FPGA platform，and simulated with Modelsim to verify the correctness of its functions. The hardware of the board card is tested，and the test results show that the designed hardware cir⁃cuit is completely in conformity with the operating requirements in testing of the channel simulator for relay satellite system.

Keywords：channel simulation; DDR2; SPI; high⁃speed signal acquisition

作者简介：李炜（1980—），男，宁夏固原人，高级工程师。主要从事电力通信建设运行管理工作。

收稿日期：2015⁃08⁃17

doi：10.16652/j.issn.1004⁃373x.2016.01.019

中图分类号：TN95⁃34

文献标识码：A

文章编号：1004⁃373X（2016）01⁃0068⁃04