基于FPGA 的高速图像采集传输系统∗

赵冬青 孟宇航

（中北大学电子测试技术国家重点实验室 太原 030051）

1 引言

随着电子技术的快速发展，机器视觉技术在目标检测、尺寸测量、PCB 缺陷检测等领域发挥着越来越重要的作用［1～4］。图像采集系统为机器视觉系统提供了图像来源，而且正在向高速度和高实时性的趋势发展［5］。为满足机器视觉系统进行图像处理时对实时采集清晰图像的需求，根据CMOS 图像传感器功耗低、速度快、噪声低的优势［6～8］和FPGA速度快、逻辑资源多、编程灵活、并行性高的特点［9～11］，设计了一种高性能图像传输采集传输系统。综合考虑机器视觉系统在图像处理时对实时性和分辨率的要求，系统需满足图像采集速率为90fps、图像分辨率1280×1024的指标。

2 总体方案设计

系统工作过程为上电复位后，FPGA 通过SPI接口配置图像传感器的工作模式、数据输出通道数量等；配置完成后，传感器开始采集图像数据，经过FIFO 缓存后写入DDR 进行缓存［12］，最后读出DDR中的数据并通过以太网传输至上位机中。因此，系统可分为主控、图像采集、DDR 控制、网络传输等模块。图像采集模块使用PYTHON1300 作为图像采集前端。由主控模块通过SPI 接口配置传感器内部寄存器，令传感器内部时钟频率为72MHz，输出图像同步信号、同步时钟信号和10 位图像数据；DDR 控制模块负责接收图像同步信号和图像数据，接收完成后对图像数据添加以太网包信息，根据图像同步信号控制DDR 缓存图像数据，并控制DDR 将图像数据输出至网络传输模块，同时根据主控模块发出的重传地址重新传输图像数据；主控模块接收网络传输模块的配置命令并以此控制图像传感器，同时接收网络传输模块发送的重传命令，将命令解码后得到的需重传图像地址输出至DDR 控制模块；网络传输模块将打包后的图像数据通过千兆以太网传输至上位机进行显示，同时接收上位机传送的增益、分辨率、曝光等配置命令并传给主控模块。若上位机接收数据时发生错误，则网络传输模块会接收上位机下发的重传命令并输出至主控模块［13］。图像采集传输系统总体设计如图1所示。

图1 图像采集传输系统总体方案设计

3 系统逻辑设计

3.1 图像采集逻辑设计

为便于控制图像采集的时序，采用传感器的触发快门模式，通过控制TRIGGER0来控制传感器对图像数据的采集和输出。当检测到TRIGGER0 上升沿时，传感器开始采集图像、转换成数据并通过LVDS数据通道输出。

传感器输出图像数据之前首先通过sync 通道输出IMG 信号，此时FPGA 开始读取图像数据并缓存至FIFO 中。传感器输出像素的顺序为从左上到右下。输出图像以核为单位，一个核由水平方向的从左到右8 个像素组成，每个数据通道输出属于核的两个相邻像素。当输出图像时，若为奇数核，则输出从核的右侧到左侧的像素，若为偶数核，则输出从左侧到右侧的像素。因此，需要先调用FPGA的片内RAM 对接收到的像素进行排序再存入DDR3 中。首先将采集到的图像数据保存到RAM中，保存8 个像素之后，将像素按图像数据的顺序依次输出。

3.2 图像缓存逻辑设计

由于DDR3 的写入时钟频率和数据位宽与图像传感器的发送数据时钟和数据输出接口位宽均不同，因此先用FPGA的内部FIFO缓存数据再写入DDR3［14］。

当FIFO 不为空时，通过向DDR 传输写命令将FIFO中的图像数据存入DDR3中，在写入数据的同时计数；当FIFO 中没有数据时则停止写操作，根据计数结果判断写操作是否完成。当FPGA 发出读取信号时，根据图像在DDR 中的地址向DDR 写入读命令读取图像数据，由于DDR 和网络传输模块的输入接口位宽和工作时钟频率都不相同，所以先使用FIFO 缓存读取的图像数据，再输出至网络传输模块［15］。图2为图像缓存的逻辑设计图。

图2 图像缓存的逻辑设计图

4 测试及验证

由于图像传感器的分辨率为1280×1024，配置的帧速率为90fps，所以采集一副图像需要11ms，像素深度为8 位，每秒可以采集112.5MB 的数据。DDR3 实际数据吞吐量约为640MB/s，读取一幅图像消耗时间为2ms。采集的图像如图3所示。系统输出的图像数据可正常显示且无明显时滞。

图3 上位机显示的传感器采集的图像

5 结语

本设计使用了高速、小体积、低功耗的PYTHON1300 图像传感器采集图像，利用速度快、资源多的FPGA 控制系统运行，采用传输速度快、稳定性好的千兆以太网传输数据及命令。系统功耗低、数据准确且不易丢失，体积小，可移植性好且占用空间小，采集和传输图像速度快，达到项目设计要求。