基于FPGA的环形计数器设计

段品凡 郭昭利 王彦博 张哲 曾健 于海霞

摘要：设计一个能自启动的模8右移扭环形计数器和模4右移环形计数器，以Verilog语言进行程序编写，并设以FPGA应用设计为基础，使用Quartus Ⅱ进行仿真。

关键词：FPGA；Verilog；Quartus Ⅱ。

中图分类号：TP311 文献标识码：A

文章编号：1009-3044（2019）09-0217-02

在信息化时代的今天，无论是工厂的生产，还是日常生活，自动化的程度越来越高，在许多场合，人，已不再是必须主角，而代替人类完成诸多工作的是高度自动化的设备，而其中关键的一环便是计数器。

1 原理

1.1 FPGA简介

以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多數的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip-flop）或者其他更加完整的记忆块。

1.2 计数模块简介

此模块为本次设计的主模块，由两个小模块IC181模块（模8右移扭环形计数器模块）和IC182模块（模4右移环形计数器模块）组成，完成本设计的计数功能。其中，扭环形计数器又称约翰逊计数器，它具有电路结构简单，工作速度快且循环码等优点，因而应用较广。

2 总体设计

2.1 总体框图

2.2 总体流程图

3 具体设计

（1）分别设计模8右移扭环形计数器和模4右移环形计数器。

（2）将两个计数器结合起来，形成可控的扭环形计数器和环形计数器。

（3）加入控制开关S，当S合上即高电平时，模8右移扭环形计数器工作，S断开，即低电平时，模4右移环形计数器工作。

（4）信号说明

输入信号：时钟信号CLK，模式转换信号S。

输出信号：环形计数器与扭环形计数器输出信号D1【3..0】

（5）计数器电路设计图，见图3

4 仿真

使用Quartus Ⅱ进行仿真，仿真图见图4.

5 验证

将程序下载至开发板，本次检测使用模8计数验证，将控制开关置1，红色流水灯依次点亮，随后依次熄灭。，代表完成一次有效循环，即计数一次。见图5.1-5.8

6 总结

本次设计将两个不同的自启计数器结合在一起进行使用，提升了使用上的可变性，能够完成多种不同场合的需求，在电路的设计过程中曾遇到些许难题，诸如连接线选择错误导致电路错误等，但最后在指导教师王颖女士的帮助下，皆一一解决，同时，本实验也是针对可编程逻辑器件FPGA及Verilog语言学习的一次验收性实验，经过对本实验的设计，对FPGA查缺补漏，强化了对FPGA设计的技巧。

参考文献：

[1] 邹道胜，朱如琪，陈赜.CPLD/FPGA与ASIC设计实践教程[M].2版.北京：科学出版社，2010.

【通联编辑：唐一东】