L波段射频数字化宽带接收解调研究

唐 博，李 璐

(四川九洲空管科技有限责任公司，四川 绵阳 621000)

0 引言

射频数字化是指天线接收到的射频信号只经过限幅、滤波、放大，直接进入高速AD采样，极大减少了接收机的硬件复杂度、降低了模拟器件噪声、温度漂移及器件个体差异对接收信号的影响。射频数字化接收解调是指射频采样后的数据在数字领域进行解调，解调频率、方式用程序实现，修改灵活方便，是软件无线重要的解决方案[1]。

射频数字化接收解调的概念提出较早，但由于AD采样频率及后端信号处理器性能的限制，一直无法真正实现。随着集成电路的行业的发展，高速AD芯片的采样频率上升至数吉每秒，这为射频数字化采样提供了硬件支持；新一代的FPGA芯片集成了丰富的乘法器资源、逻辑资源、丰富的信号处理IP，加之高度并行的处理方式，为射频采样后信号的高速解调提供高性能处理平台。

1 总体设计

1.1 总体构架

射频信号进入数字化接收机后，首先进行限幅、滤波、放大，对射频信号进行调理。调理后的信号经过多路抗混叠滤波器将射频信号分为多个子频带[2-3]。子频带划分应充分考虑以下几方面原则：

(1)分析L波段内各领域频带使用情况，避免有用频带处于滤波器边缘；

(2)频带划分不宜太多，但应充分结合带通采样理论，防止频带太宽造成采样后数据信噪比降低。

硬件构架如图1所示[4-5]。

图1 射频数字化通用接收机硬件构架

由于高速AD器件量化位数一般在12位以下，单片AD进行射频采样无法满足某些运用领域接收大动态的要求。在射频领域，无法对射频信号进行对数压缩，为了提高数字化接收机动态范围，拟采用两片AD通道拼接的方式。

FPGA完成数字领域射频信号的滤波解调，接收频率、带宽、解调方式由控制接口向FPGA发送控制数据实现。

1.2 AD采样频率选择

要实现宽带信号射频采样，首先得选择合适的A/D采样频率，采样频率过低会引起信号频谱混叠，且采样后信号频谱需保留足够大的过渡带，减轻滤波器的设计难度[6]。带通信号的频谱如图2所示。

图2 带通采样信号频谱变换原理图

根据带通采样定理：一个频带限制在(fL，fH)的频率信号X(t)，用采样率fS进行带通采样，得到的频谱为以fS的整数倍对原始信号进行频谱搬移的结果[7]，当fS满足式(1)，可以使得采样后搬移的信号频谱不产生混叠[8]。

其中，m=2，3，…，fH/B；B=fH-fL。

fS的取值考虑以下因素[9]：

(1)fS越高，量化噪声会平均分布至更宽的频带，相对降低了基底噪声，在尽可能情况下，fS越高越好；

(2)为了便于FPGA内部解调过程中的滤波、混频，多相抽取后的单个滤波器的数据率应小于FPGA最大处理频率；

(3)为了保证解调结果的正确性、解调后脉冲宽度的准确性，采样后目标频率在0～fS频带内的搬移结果应大于码元速率的频率两倍。

且fS应选择满足条件的fS范围偏大的值，避免选择边界值，以免造成滤波器过渡带过窄，增加滤波器设计难度。

1.3 AD动态扩展

单片射频采样AD采样位数一般在12位以内，无法满足雷达运用领域对接收机高动态的要求。为了提高接收动态，射频前端功分为两路后，信道被分为A、B两路并拥有不同增益，增益差设计为36 dB。用双路AD实现双通道大、小信号并行采集。两路采样数据在FPGA内完成拼接，去除冗余信息后，合并为一路信号参与后续处理，如图3所示。

图3 双路AD采集数据FPGA中拼接输出处理流程

根据两路采集通道增益差，FPGA对接收数据实时判断信号幅度，以正确选择其中一路A/D数据进行解调。以AD量化位数为12位为例，数据切换方法如下：

其中SDATA为通道选择后的AD采样数据，数据位数为18位。X为设定门限值。当AD1采样值小于(4 095-X)时，选择AD1的采样数据用于后端处理；当AD1采样值大于等于(4 095-X)时，由于两通道增益差为36 dB，因此采用AD2采样数据左移6位用作后端处理。

其中，A路数据用作小信号接收，B路数据用作大信号接收。通过通道延时补偿，可以控制通道相位的一致性，补偿后的AD理论接收动态由原来的72 dB增加至108 dB，扩展了接收机动态。

2 FPGA软件设计

2.1 FPGA软件总体架构

FPGA软件总体架构如图4所示，主要分为AD接口、信道分离、信号解调三个部分。AD接口主要完成对AD芯片的控制、AD数据的接收、通道补偿、时钟补偿、通道拼接；信道分离采用多相抽取带通滤波的方式，提取有用频率信号；信号解调主要完成通用正交解调算法的实现，包括正交混频、低通滤波、抽样判决、码反变换、相位输出。

图4 FPGA软件总体架构

信道分离个数及信道划分方式由FPGA接口控制命令指定。通常情况下接收机同时只解调一个窄频段信号，因此信道分离可以只分离出一个信道，信号解调也只处理一个信道。

2.2 信道分离

虽然带通采样可以将采样频率降低，但对于一个宽带信号，采样频率降低会造成采样结果信噪比降低[10]。因此必须在尽可能的情况下，提高采样频率。

射频AD的采样频率能够到数吉每秒，如此高速的数字信号，无法采用常规的数字滤波器或者数字混频进行滤波和下变频处理。由于采样信号是一个带通信号，若单独对采样信号抽取，降低数据率后再进行滤波操作，会造成信号频谱混叠。

多相滤波理论能很好地解决高速信号滤波降速及信道分离的难题[11-12]。由于新一代的FPGA芯片具有丰富的乘法器资源，结合FPGA并行的处理方式，使得射频采样信号的多相滤波能够在FPGA内部轻松实现。多相滤波结构如图5所示[13]。

图5 多相滤波结构

多相滤波是将通用数字滤波器的传输函数H(z)分解为多个不同相位的组，不同相位组对应时间上延迟后的抽取数据。由于抽取后的数据率得到降低，单个滤波器的计算速度也随之降低，最终将对各滤波器输出结果累加，得到低速率滤波结果。

由于射频信号经过多相滤波器要实现信道分离的作用，且滤波器需具有线性相位，因此建议采用FIR滤波器。

由于抽取后的数据率一般也在100 M/s以上，因此FIR滤波器需采用流水线并行计算的结构，如图6所示[13]。

图6 流水线并行FIR滤波器

图6中的累加计算可与乘法运算一道采用集成乘法与累加的IP核实现，XILINX新一代的FPGA芯片集成的DSP48乘法器自带累加功能，工作时钟可达400 MHz以上，如图7所示[14]。

图7 DSP48乘法累加器流水线处理示意

2.3 信号解调

当下级主控设备指定采样频率和解调频率后，FPGA内频点搬移模块开始计算解调频点信号通过带通采样后的搬移频点(0～fs/2内)。计算得到的频率信息传送给数字DDC模块，合成两路相位相差90°的本振信号。该本振信号通过与采样得到的射频数字信号混频，产生两路正交的宽频带信号，目标解调频点信息被搬移到基带，如图8所示[15]。

图8 单信道信号解调原理框图

3 结论

L波段宽带射频数字化接收解调极大提高了接收机的通用性和可靠性，并可获取更加准确的数字相位信息。通过改变FPGA解调软件配置，可轻松改变频带内各频点的接收和解调，真正实现了L波段软件无线电设计。由于L波段射频数字化接收机完全以软件化方式修改接收频点和解调方式，极大降低接收机的开发成本和研制周期，具有较强的实用意义。需要注意的是，增加接收机前端接收带宽会降低系统的解调灵敏度，因此在工程开发时应结合实际可能的应用范围，减少滤波器接收频率带宽，以提高接收机的性能。