基于FPGA的高速数据采集系统的电路设计＊

时间：2024-06-19

王建秋

(潍坊职业学院,山东潍坊 261031)

高速数据采集系统是现在电子信息同步实时处理系统方面的重要环节之一,在某些情况下,必须采用高速数据采集技术才能满足信息处理的同步性与准确性。从现有的技术和产品来分析,低速、低分辨率的数据采集技术已相当成熟,实现起来比较容易,单片ADC即可满足要求,而目前我国的高速数据采集技术水平相对于世界先进的水平来讲比较落后,是我国信息通讯技术的一个颈瓶。本文主要侧重基于FPGA技术的高速数据采集系统硬件方面的电路设计进行研究。

1 数据采集系统的实现原理

本文设计的高速、高精度数据采集系统的数据功能流程如图1所示,它主要包括三大部分:第一部分是前端的数据采集与转换,即自然信号的采集与转换的过程。第二部分是FPGA芯片内的功能时序的控制模块,是通过硬件描述语言来进行的硬件的设计。第三部分是数据的存储部分与后续数据处理部分。

图1 系统总体数据控制流程图

整个系统在加电情况之下,通过FPGA芯片内的A/D控制模块的cs和α0管脚的电位来同时驱动10个并联的A/D采集芯片群进行数据的采集与转换。A/D芯片集在经历一定的时间进行数据采集与转换,转换完后通过其busy上的高电位来通知FPGA内的A/D控制模块,FPGA芯片内的A/D控制模块的rc端就会产生一个上升沿的脉冲,使A/D控制模块处在高阻态,并且产生一个脉冲启动A/D多路选择芯片进行A/D芯片群的读管脚的选取,然后在一定的时间内通过采用循环的方式把十个A/D芯片群上转换后的数据依次存储在两个缓冲存储器中,存储完毕后,产生一个脉冲使A/D再进行数据采集与转换,如此循环完成数据的采集与转换,即这是本数据采集系统的前一部分功能的工作数据流程的介绍。后一部分的功能数据流程相对来说比较简单,它主要通过SDRAM兵乓控制模块内的读、写计数模块来确定这一时刻RAM-b与RAM-a缓冲存储器的哪一个是读操作,哪一个是写操作,下一时刻则进行相反的操作,即通过对两个SDRAM的交叉时序法的控制,来达到对两个SDRAM“同时”进行数据的存储,进而提高了原有单个的SADRAM数据存储速率,经理论上的分析其系统的存储速率达到单个的SADRAM数据存储器存储速率的二倍。这就是FPGA内“空间换速率”的原则。

2 FPGA芯片组成与选择

FPGA是在 PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是专用集成电路(ASIC)领域中的一种半定制电路,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA主要有三大部分组成的:I/O模块、逻辑功能模块与用来连接逻辑模块之间,逻辑模块与I/O模块之间的连线。逻辑功能模块是有查找表(LU T,Look Up Table)和寄存器(Register)组成的。

FPGA的特点主要有:采用FPGA设计ASIC电路,用户不需要投片生产,就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC电路的中试样片。FPGA内部有丰富的触发器和I/O引脚。FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。FPGA采用高速CHMOS工艺,功耗低,可以与CMOS、TTL电平兼容。

CycloneⅡ系列是FPGA定位与低成本的可编程器件,由A ltera的第一代Cyclone系类发展而来。CycloneⅡ通过使用新型的架构、缩小裸片尺寸,在保证成本优势的前提下提供了更高的集成度与性能。CycloneⅡ器件的密度范围从4608 LE和119808 bit RAM,到68416LE和1152000bitRAM。CycloneⅡ器件中还含有从13-150个18×18嵌入式乘法器。设计选用AL TERA公司的CycloneⅡ系列 FPGA EP2C8Q208C7来实现,这个系列内的PLL提供了时钟合成功能,允许内部工作时钟与输入时钟频率不同,从而保证了输入时钟和FPGA时钟以及SDRAM时钟之间的零延迟;EP2C8Q208C7具有8256个Les,36个RAM blocks,165888 RAM bits,18个内嵌的乘法器,2个PLL,最大可使用182个I/O口,多种程序配置方式等优点。

高速缓存是高速数据采集系统的一个关键环节。EP2C8Q 208C7的最高频率达到250M Hz,165888bit的内部RAM具有独立的输入、输出接口和读、写时钟信号,可以实现同步读写操作。内部RAM提供三种状态指示:Emp ty、Half Full、Full,分别代表当前数据存储的深度。可根据系统的需求对存储进行设定。

3 前端调理部分硬件电路

3.1 缓冲放大电路

被测电压信号进入到系统后,首先经过电压跟随器进行阻抗变换,然后经过电阻网络进行信号调理,将外部输入的电压信号转换成与系统相匹配的电压信号。AD8062是AD公司的低成本运算放大模块,其功能框图如图2所示。

AD8062的设计原理图如图3所示。AD8062工作电压范围:2.7V-8V,一般情况下,±OU T取5V。AD8062具有0.01%的增益误差,0.04的相位误差,在增益为1的情况下,可达300M HZ,3dB的带宽。功耗较低,每个运放的正常工作电流为6.5m A。

同相比例运放的传输函数:

其中,Rf是反馈电阻,Ri是负相端的输入电阻。设计时,将 Rf和Ri去掉,形成电压跟随形式。

3.2 差分输入电路

由于采用高速A/D采样电路,为保证足够的信号带宽,要将单端的输入信号变成差分信号提供给ADC,以减少偶次谐波产生,保证ADC的精度。考虑到上述因素,在前端部分采用了AD公司的AD8138作为缓冲放大器,双端差分输出。AD8138的功能框图如图4所示。

AD8138的原理图如图5。±IN是一对输入信号,±OU T是差分输出信号。工作电源±5。VOCM是电压偏置引脚,应用这个引脚使±OU T输出电压值比例为1:1。

4 数据存贮部分

实际数字电路中用到的存储器有RAM(Random Aeeess M emory),SRAM(Statie RAM),ROM (Read-only M emory),FIFO(First In First out),SDRAM(Synehronous Dynamic RAM)等。他们的存储特点不同,各自有不同的用途:RAM和SRAM是随机存储,存储容量小,掉电后数据丢失,按照地址线访问各单元数据;ROM和EEPROM是固化的掉电数据保护的存储器,存储容量小,一般用于DSP或专用芯片的程序固化和上电寄存器配置,读取数据一般为IC总线形式;FIFO是先进先出堆栈存储,没有地址线,有半满、满、半空、空等标志信号,操作简单,但是容量很小。异步RAM还可以用作不同数据流的缓冲器,读和写时钟可以不同,可用作“快进慢出”或者“慢进快出”;SDRAM和DDRSDRAM是大容量的动态随机存储器,可达到512M bits,IGbits或者更高,读写速度高,支持突发式读写,但是控制复杂,需要定时刷新,Precharge激活和关闭操作行。

设计中用到的SDRAM是Cyp ress公司的CY7C1362V 25。它是512Kx18同步的数据流高速缓存。所有的同步输入在时钟的上升延被保存到输入寄存器,所得输出数据也在时钟的上升延同步地从输出寄存器向外输出。最大时钟上升访问延时为3Ins,既支持奔腾处理器的交叉存储脉冲序列也支持个人台式机的线性脉冲序列,脉冲可以通过模式管脚进行选择。对于CY7C1362V 25的访问或者用处理器地址触发或者控制器地址触发。图6为CY7C1362V 25的逻辑图。