高速信号处理终端设备的设计✴

李燕春

（中国西南电子技术研究所，成都610036）

高速信号处理终端设备的设计✴

李燕春

（中国西南电子技术研究所，成都610036）

针对某宽带中频软件无线电终端设备，提出了一种高速ADC数据的接收方法，实现了多通道高速波形的采集和接收，并通过灵活的功能重构方式实现了终端设备各种复杂的功能，使用可配置的专用芯片产生出满足各种工作模式下的高速抗干扰模拟中频波形。这些方法和技术已在实际工程中成功应用。

软件无线电；DDR接收机；功能重构；中频数字化

1 引 言

某高速终端设备可以多通道高速采集信息，数据传输带宽可达到兆级，传输延迟低，并对信息进行高速实时处理，实现传感器间互相交换数据和信息共享。中频信号处理是整个端机的核心部分，它采用宽带中频软件无线电方式［1］，以通用的硬件平台为依托，使用FPGA和DSP对数字化后的各种高速中频波形进行同步、数字滤波、抽取和内插、信道编解码、各种波形的数字调制和解调等处理［2］。从实现的功能上看，中频信号处理终端设备大致可以分成多通道高速ADC及模拟波形数字化采集部分、数字信号处理算法部分、中频高速DAC及模拟波形产生部分。

本文介绍各部分底层设计的关键技术，即高速波形中频数字化采集、系统功能重构方式和中频高速波形的产生。

2 实 现原理及工程应用

2.1 高速波形中频数字化采集

中频部分传输的数据带宽宽，接收通道有8路，如果采用并行14位输出的ADC则数据位数为112，会占用FPGA大量的I／O和印制板空间，不能满足设备小型化要求，因此本文中频宽带ADC采用了TI公司的ADS6445，它集成了4通道ADC，最高采样率125 Msample／s，模拟信号输入带宽500 MHz，14位数据输出，串行LVDS接口，可以设置成单线或双线的单数据率（SDR）或双数据率（DDR）方式输出，数据输出位数最多32路。可编程LVDS电流和内部端接电阻，此特点可以用来扩张眼图，提高信号完整性。

ADC输出数据先送入FPGA处理，因此保证FPGA数据接收正确性，是后续各种数字信号处理算法实现的基础，也是系统能否实现的关键。串行方式减少了数据线但提高了数据传输率。ADC采样率100 MHz，14位数据串化后传输时钟将达到1 400 MHz，时钟周期只有0.714 ns，因此在PCB布线时对此高速时钟的走线要求严格。另外，FPGA内部走线的时延这时也会对数据正确接收产生至关重要的影响［3］。这么高的速率，它的理想预计数据采样窗口很窄，而且接收端因为PCB寄生电容电感等影响、采样时钟抖动和占空比失真、电源电压和温度的变化引起的采样漂移会使有效数据采样窗口变得更窄，严重时根本无法接收，必要时还需要增加传感器对电压和温度进行实时侦测以增加有效数据采样窗口宽度，从而增加了系统的复杂性。为了提高系统的可靠性，工程上将ADC数据输出方式设置成双线DDR传输，每对LVDS差分线传输8位数据，这样传输时钟可降到400 MHz，单线数据传输率800 Mbit／s，时钟周期增加到了2.50 ns，数据采样窗口变宽，这样经过一次时钟采样点的调整就可实现各种工作环境下的要求。

FPGA选用了Xilinx公司的Virtex-4系列芯片，此系列芯片带有专门的串并转换器ISERDES逻辑资源，可以避免在使用FPGA的架构设计高速串并转换器时遇到的时钟复杂性问题，便于高速源同步应用的实现。此逻辑资源支持快速的I／O数据率，支持单数据率（SDR）方式和双数据率（DDR）方式，支持存储器接口和网络接口，含有BITSLIP子模块，在训练序列的帮助下，可以重新调整数据至字边界。

FPGA对高速DDR数据的正确接收可分为位调整和字调整两个阶段，位调整阶段就是时钟采样点的调整，保证每位数据的正确接收；字调整阶段就是调整字里每位数据的排列顺序，得到最终的并行数据。单个ISERDES采用DDR接收时，数据宽度最大6位，通过将IO口的两个ISERDES设置成主从方式，可以将数据接收宽度扩展到8或10。由于一路ADC分成双线后，其中一个至少7位，所以必须将ISERDES设置成8位主从数据扩展接收方式，如图1所示。

图1 ISERDES宽度扩展Fig.1 ISERDESwidth expansion

首先是位调整阶段，先要进行DDR源同步中心调整，对FPGA进行综合布线时，必须对时钟和数据信号线进行时序约束。在UCF文件中对信号线进行下述的时序约束能够保证时钟沿对准数据沿正中：

OFFSET=IN 0.6 25 ns VALID 1.25 ns BEFORE adc-bitclk TIMEGRP adc-bitclk-Rising；OFFSET=IN-0.625 ns VALID 1.25 ns BEFORE adc-bitclk TIMEGRP adc-bitclk-Falling；

这比使用IODELAY逻辑资源方式调整速度更快，以满足实时性要求。位调整好后，ISERDES能够正确接收并行数据字的每位，但字的排列顺序不同，这时则需要利用ISERDES的BITSLIP子模块进行字调整。BITSLIP每使能一次，字的排列顺序旋转一次。因为接收字是8位，所以最多只需要8次调整。ADS6445具有发送已知训练序列和正常采样两种工作方式，工程应用中，每次上电时将ADS6445配置成发送已知训练序列工作方式。FPGA将接收到的并行数据与训练序列比较，如果不同，则进行一次调整后再比较，直到得到正确的数据。全部调整结束后将ADS6445配置成正常采样的工作方式。

在中频接收端输入固定频率的中频正弦波形，用ChipScope Pro Analyzer工具观察FPGA内ISERDES接收到的数据，图2是将各采样点的数据直接连接起来描绘成的波形，可直观地表明数据接收的正确性。

在工程中，用这种方式设计的高速DDR接收机稳定可靠，最多只需要300 ns就可以完成全部调整，为后续的数字信号处理算法实现奠定了基础，而且可以检测每路接收通道是否工作正常，并可将此作为状态自检信号上报整机。这种方法同样也可以用于高速传输数据的接收。

2.2 终端设备功能重构的实现

数字信号处理部分采用一片Xilinx公司Virtex -4系列FPGA加两片TI公司TMS320C6416定点DSP的架构，实现终端设备全部工作方式，是整个端机的核心。采用对FPGA和DSP进行版本动态加载实现功能重构。

FPGA的版本动态加载通过CPLD加FLASH方式实现。多个FPGA的设计版本事先分段烧写在FLASH中，在CPLD中设计了控制FPGA的*.bit文件加载时序的控制程序，工作时通过拉低FPGA的PROG-B信号启动配置进程，采用地址映射方式选择FLASH中FPGA的*.bit文件，读出配置数据，选择FPGA的Slave SelectMAP方式加载。最后一帧配置数据传输完毕后，如果CRC校验正确，FPGA进入启动阶段，当DONE信号变高，配置过程结束，FPGA

进入工作状态；如果CRC校验不正确，FPGA会拉低INIT-B放弃配置，这时CPLD检测到INIT-B的下降沿，复位配置控制程序，并将PROG-B信号再次拉低，重新开始配置；如果CPLD连续检测到5次INIT-B下降沿，则放弃配置，上报错误信息。每个版本的加载时间大约要200 ms。

DSP软件重构利用二次自举程序实现。当TMS320C6416选择了从EMIFB自举时，DSP复位信号释放后，CE1空间开始的1 kyte数据以EDMA方式自动传送到内存地址0，块传输结束后，CPU从“停止”状态释放出来，从内存地址0开始执行程序［4］。

用户程序一般都大于1 kbyte，因而需要自行设计二次自举程序，将用户程序拷贝到内存中。二次自举程序必须固化在FLASH中前1 kbyte内，而用户版本程序则分段固化在1 kbyte地址以后。DSP每次复位后，二次自举程序首先被自动拷贝进内存，接着二次自举程序拷贝用户程序到内存中，完成后用户程序入口地址被赋给CPU程序指针，于是CPU开始执行用户程序。通过在CPLD中作地址映射，将用户程序在FLASH中的地址转换成对应二次自举程序相同的起始地址，这样就可以根据工作方式选择不同的DSP程序版本。下面是二次自举程序的源代码：

工程上，利用上述方法稳定可靠地实现了多种工作方式的切换。

2.3 中频高速波形的产生

各种抗干扰抗截获高速模拟中频波形的产生采用美国AD公司近期推出的一款双路16 bit数据宽度、数据采样率高达1 Gsample／s的TxDAC+专用芯片AD9779实现。它将内插滤波器、正交调制器、DAC转换器、锁相环倍频器集成在同一芯片内，并且可以通过芯片内的数字控制器对它们进行不同的组合，因而使该芯片工作方式灵活多样，具有DAC转换后直接发射的特性。

外部基带数据可以通过内插后直接调制在片内的本振频率上，也可以将已调制数字载波内插后与片内的本振频率进行混频以实现数字上变频，最后得到的数字中频信号通过16 bit DAC转换成模拟中频发射信号。AD9779内部正交调制器也可以被旁通而直接将外部数字信号转换成模拟信号。AD9779具有反sinc滤波器，以补偿平顶采样所造成的失真。AD9779产生的模拟中频发射信号的驱动电流大小可以在8.7～31.7mA范围内调整。

AD9779共有32个控制寄存器，其中26～31保留未用，其它0～25用来设置各种工作方式。

例如要将7 MHz数字中频信号上变频到102 MHz再发射出去，可以将7 MHz数字中频信号的采样率设为95 MHz，AD9779片内用760 MHz的采样时钟产生95 MHz的数字本振频率，这样在7 MHz数字中频信号8倍内插后与数字本振频率相乘混频［4］，就可将其数字上变频到102 MHz的数字中频，然后将其DAC后就能输出102 MHz的模拟中频载波信号。

工程上，已经用AD9779实现了多种中频调制波形的发射。AD9779由于能灵活地配置，具有良好的性能，是通用硬件平台设计一个很好的选择。

图3是用Tektronix RSA6114A频谱仪测得的70MHz单载波中频发射信号的频谱，可见信噪比可以达到58 dB。

图3 70 MHz中频发射信号频谱图Fig.3 Transmitted 70 MHz intermediate frequency signal spectrum

3 结束语

高速DDR接收机的正确设计保证了高速ADC数据的可靠接收，为终端设备高速性能的实现打下了坚实的基础。终端设备功能重构的实现方式具有很高的灵活性，只要有容量足够的存储器件，就可使终端设备实现对应其硬件平台的多种功能，并可以无限地增加，为设备功能的实现和扩展提供了强有力的支撑。多种功能集成DAC芯片的灵活使用也保证了各种高速抗干扰模拟中频波形的产生。

［1］杨小牛，楼才义，徐建良.软件无线电原理与应用［M］.北京：电子工业出版社，2002. YANG Xiao-niu，LOU Cai-yi，XU Jian-liang.Software Defined Radio Theory and Application［M］.Beijing：Publishing House of Electronics Industry，2002.（in Chinese）

［2］贝耶尔，刘凌.数字信号处理的FPGA实现［M］.北京：清华大学出版社，2011. Meyer-Baese U，LIU Ling.Digital Signal Processing with Field Programmable Gate Arrays［M］.Beijing：Tsinghua University Press，2011.（in Chinese）

［3］何宾.FPGA数字信号处理实现原理及方法［M］.北京：清华大学出版社，2010. HE Bin.FPGA Digital Signal Processing Theory and Method［M］.Beijing：Tsinghua University Press，2011.（in Chinese）

［4］StevenW Smith，张瑞峰，詹敏晶，等.实用数字信号处理：从原理到应用［M］.北京：人民邮电出版社，2010. Steven W Smith，ZHANGRui-feng，ZHANMin-jing，etal. Digital Signal Processing A Practical Guide for Engineer and Scientists［M］.Beijing：People′s Posts and Telecommunications Press，2010.（in Chinese）

Design of a High Speed Signal Processing Term inal Equipment

LIYan-chun
（Southwest China Institute of Electronic Technology，Chengdu 610036，China）

According to the requirement of a broad band intermediate frequency（IF）software-defined radio（SDR）terminal equipment，a high speed ADC data receivingmethod is proposed to implementmulti-channel high speed wave sampling and receiving.The versatile functios of terminal equipmentare realized by flexible reconfiguration.High speed anti-jamming analog IFwaves in various operationmodes are generated by using reconfigured ASIC.These technicalmethods have been applied in practical engineering successfully.

software-defined radio；DDR receiver；function reconfiguration；IF digitization

�收的数字中频波形 Fig.2

digital intermediate frequency wave

TN802；TN911

A

10.3969／j.issn.1001-893x.2011.08.014

李燕春（1969—），男，北京人，2004年获电子科技大学信号处理专业硕士学位，现为工程师，主要研究方向为通信系统终端设备设计。

1001-893X（2011）08-0066-04

2011-03-31；

2011-07-01

LIYan-chun was born in Beijing，in 1969.He received the M.S.degree from University of Electronic Science and Technology of China in 2004.He is now an engineer.His research concerns the design of communication system terminal equipment.

Email：qulifine＠hotmail.com