基于亚阈值电流阵列的低成本物理不可克隆电路设计

崔益军 张 虎 闫成刚 王成华 刘伟强

(南京航空航天大学电子信息工程学院 南京 210000)

1 引言

物理不可克隆函数(Physical Unclonable Function, PUF)可以将芯片在制备过程中的工艺误差转化为跟芯片一一对应的激励响应对(Challenge and ResPonse, CRP)，这种激励响应对在硬件上具有不可克隆的特性。通常可以把这些激励响应对看成是芯片的数字指纹或者DNA，并用来进行身份认证或安全加密[1-3]。PUF作为一种新型的硬件安全原语，在资源受限及低功耗的场景下的安全实体认证和密钥生成，如物联网、边缘计算，有着广泛的应用前景，具有极高的研究价值[4]。根据PUF可以产生的激励响应对的数量不同，PUF可以分为强PUF和弱PUF，强PUF有着与输入激励呈指数关系的CRPs，多用于实体认证[5]，而弱PUF只有少量的CRPs，多用于密钥生成[6]。

到目前为止，国内外已经提出了多种PUF电路结构，包括延迟类、存储器类和模拟混合信号类等。延迟类的PUF如仲裁器(Arbiter)PUF[7,8]，环形振荡器(RO)PUF等由于采用门级电路设计，可以很方便地在FPGA上实现[9-11]，但是电路对路径有着高对称的要求和对环境的敏感性，使得性能表现一般。存储类PUF一般都是弱PUF结构，如SRAM PUF、蝶形PUF等[12,13]。由于专用集成电路的高速发展，使得模拟混合信号类的PUF设计成本大大降低，同时专用集成电路可以对电路的布线，差异的提取有着更加灵活的设计，因此模拟混合信号类PUF有着明显的优势[14]。

在设计PUF电路中，对差异的精确提取直接决定着PUF的稳定性的好坏，同时，由于有着高安全性的要求，需要激励响应对有着足够复杂的关系，防止被建模或机器学习攻破[15,16]。在已有的 PUF的电路设计中，亚阈值电流阵列对工艺差异有着很高的敏感性[17]，当阵列增加时，激励与响应之间的非线性度加大，被成功预测的可能性大幅度降低，非常适用于高安全性的PUF电路设计。文献[18]通过将金属氧化物半导体(Metal Oxide Semiconductor,MOS)管栅极和源极短接的方式使电路工作在深亚阈值区，并通过多单元的串联组成电阻阵列提取失配电阻的电压输出差异并形成对应的PUF响应，但此类电路静态功耗过高，不适用于低成本的物联网节点。文献[19]通过对亚阈值区可选择的MOS管阵列进行充放电，利用失配导致的电容电压差异来生成PUF响应，虽然进一步增加了激励与响应的复杂关系，但是整个电路的单元面积也变得较大。

本文采用了亚阈值电流阵列的结构，面向物联网等资源受限的应用场景，设计了一种面积小，功耗低，唯一性和可靠性高的PUF电路。

2 亚阈值电流阵列分析

为了分析亚阈值电流阵列的电路特性，本文搭建了一种简单的两管结构的亚阈值电路阵列，其结构如图1所示。图1中的M1和M2的栅极电压Vbias相等，并处于亚阈值区，Mt是控制管，当输入为高电平时，通过Mt管的电流由式(1)表示

其中，Vth1和Vth2分别表示M1和M2的阈值电压，Is为反向饱和电流，m为亚阈值斜率系数，VT为热电压。由式(1)可知，电流I与M1和M2的阈值电压之间是非线性的，Vout=VDD-I×t/C为输出的动态放电电压，t为放电时间，C为总负载。因此，Vout与Vth1和Vth2之间是强非线性关系，当并联的放电管增加时，阈值电压的变量增加，同时Vp电压值也会随之改变，使得这种非线性关系会更加复杂，从而极大地加大了对其建模预测Vout值的难度。

开关S1和S2同样是由MOS管实现的。为了降低开关管S1和S2对M1和M2的影响，一般会采用比M1和M2的宽长比大10倍的MOS管作为开关，以此降低自生分压的差异对电路的影响。但是这种方式牺牲了相当一部分面积，当阵列的规模增加时，这种面积的损失会更大。因此，可以将电路优化设计为图1(b)所示，通过栅控电路来实现功能。当S2为“1”时，Vbias输入M2，此时S2'为“0”。栅控电路的尺寸可以设置的与M2等效，总面积相较于图1(a)中的设计明显降低，因为本文也采用图1(b)中的设计。

图1 亚阈值电路

如式(1)所示，场效应管亚阈值区的电流受到多个因素的影响，如Is中宽长比，指数性关系中的阈值电压和栅源电压以及源漏电压调配的影响。其中，阈值电压和宽长比都受到工艺误差的影响，当处在多级阵列中时，线性和非线性混合的电流电压关系会极大的复杂化整个放电过程，使得其输出无法被准确预测，文献[19]中也论证了其安全特性。除此之外，栅控电路由于工艺误差也会存在一定程度的失配，会使得每一个放电管的栅极电压并不是完全一致，从而引进了另一种非线性因素，进一步提升机器学习攻击的难度。因此，基于亚阈值电流阵列的PUF电路极大地提高了抗模型攻击能力。除了对亚阈值电流阵列的选择和优化外，外部的放电方案的设计优化对电路面积和性能也至关重要，相关内容将在PUF电路设计中进行讨论。

3 基于亚阈值电流阵列的PUF电路设计

3.1 PUF单元设计

本文所提出的亚阈值电流阵列强PUF电路单元结构如图2所示，包括亚阈值电流阵列(Sub-threshold Current Array, SCA)，交叉耦合放大电路MP1和MP2，开关控制和负载电容。PUF电路单元的工作原理如下：当EN输入低电平，ENB输入为高电平，此时PMOS管MP3和MP4导通，将MP1和MP2的栅极电压通过C1和C2充电为高电平，而NMOS管MN1和MN2关断，同时Vbias电压接地，整个电路保持为初始状态。当EN电压从低电平变为高电平，且ENB从高电平降为低电平时，MP3和MP4管关断，MN1和MN2管导通，Vbias电压逐渐升高，将SCA0和SCA1通过激励{WL0，WL1，···，WLn}选择一部分开关开启，从而决定{M0，M1，···，Mn}选择是否接通Vbias，配置到亚阈值区。此时负载C1和C2的电荷会通过相同的亚阈值阵列放电逐渐降低，由于失配的存在，放电的电压会产生差异，再通过MP1和MP2的交叉耦合结构放大，产生1 bit的数字响应信号。

图2 亚阈值电流阵列强PUF单元结构

在PUF单元电路中，负载电容的主要目的是增加放电常数，降低放电速度，从而对差异输出产生更好的放大效果。亚阈值放电阵列的MOS管选用最小的标准管(120 nm/40 nm)，由于MP1-MP4和MN1, MN2为共用管，为了降低其本身的失配影响，其尺寸需要特殊设计。本文设计的共用电路管尺寸和电容规格如表1所示。

表1 设计中所用参数

3.2 整体结构设计

相对于单元设计，本文整体电路采用了64 bit的输入激励阵列单元，为了输出对应的响应位数，同样采用了64 bit输出。因此，电路需要有对应的64个基本PUF单元。图3所示为PUF单元输入激励后生成一位响应的波形图。由图可以看出，从使能信号EN上升到响应生成的阶段只有1.6 ns左右，具有极快的PUF响应生成速度。

图3 PUF单元生成响应的波形

为了提高电路输出的稳定性，本文在PUF单元阵列的后级增加了时间多数表决(Time Majority Voter, TMV)，如图4。时间多数表决可以通过多次(该文使用了7次)地测量并寄存输出数据，最后输出的值为寄存值的多数。比如，当寄存器输出“0”的个数大于等于4时，输出为“0”，否则，输出为“1”。虽然TMV在一定的程度上降低了响应生成时间和电路的硬件效率，但是可以有效地提高PUF电路的稳定性，具体对比在第4节进行说明。

图4 基于亚阈值电流阵列的 PUF 电路整体方案

3.3 PUF单元版图设计

作为PUF电路，除了电路结构层面的设计，电路的排布也是影响电路最终结果的一大因素。因此，为了优化电路的性能，需要对电路的版图进行详细的设计。该文在设计电路版图的排布时，综合考虑了电路的对称性、差异性和硬件效率等因素，整个PUF单元的版图如图5上所示。

在电路的对称性方面，将相同激励控制的栅控差异对管组成的部分(记为1个CELL)排布在一起，同时为了增大要提取MOS管的差异性，将两个MOS管分别置于两端，与其他4个控制管沿Y 轴对称，且将其栅孔与控制管相反放置，如图5下所示。这样的排布，工业制备时，由于差异对管的中心点不在控制管的中心线上，会因为移动对焦的抖动导致更多的MOS管失配，而这是我们所需要的，大的电路失配差异对PUF电路的稳定性和可靠性都有一定的提升。为了提高版图的面积效率，两个CELL共用一个接地有源区，分别位于有源区的上和下对称分布。如果更多的CELL接入同一有源区，会导致金属层连线的复杂和层数的增加，产生更多影响输出的电容寄生。

由图5所示的版图可以得到，整个PUF单元也是沿Y轴中心对称的，PUF单元的总面积为377.4 μm2，CELL的面积为5.56 μm2。可以直观地看到，本文提出的基于亚阈值电流阵列的PUF电路所占面积较小，适合资源受限的应用场景。

图5 PUF 单元版图设计(上)和 CELL 版图设计(下)

4 电路仿真结果和分析

为了进一步验证本文提出的PUF电路的性能，本节在40 nm工艺下搭建了亚阈值电流阵列强PUF结构，激励输入共64位。通过在Cadence中进行仿真分析，计算了所提强PUF结构的功耗，通过蒙特卡罗仿真分析，在不同的环境温度和电压下输入多组激励，采集响应值。在此之后，计算PUF的唯一性、稳定性和可靠性。

4.1 唯一性

唯一性表征不同的芯片响应之间的随机特性，通过芯片的片间汉明距离(inter Hamming distance)分布来评估。唯一性可以通过式(2)计算

其中，k表示芯片的数量，Rdi表 示第i块芯片的PUF响应值，HD为两个芯片响应值的汉明距离，r表示PUF响应的位数。

为了评估所提强PUF的唯一性特性，本文进行了200次不同的PUF芯片的仿真，在27℃，1.1 V标准温度和电压下采集了1000个激励响应对，通过计算不同芯片间的汉明距离，统计片间汉明距离的分布，其结果如图6所示。计算结果表明，所提PUF电路的片间汉明距离为48.85%，与理想值50%十分接近。标准差为2.4%，3σ分布也很紧凑，表明其偏移值很小，由此可见所提的PUF性能很好。

图6 PUF的片间汉明距离分布

4.2 稳定性

稳定性指PUF芯片受外界环境噪声的影响下保持输出不变的能力

其中，N为相同激励下测试PUF输出的次数，R0为第1次测量的值，n为采集的激励响应对的个数。

虽然无法测量到实际环境下PUF芯片的值，但是我们可以在评估其性能时添加噪声信号模拟外部环境，并通过多次测量计算平均输出值来衡量。

本文在27℃，1.1 V的电压条件下进行仿真，加入了100 kHz～10 GHz带宽的噪声环境，此噪声环境相对于实际环境已经足够严苛。在多次进行蒙特卡罗仿真测量中，采集了8000个激励响应对。并对其结果的稳定性评估。图7展示了随着采集到的激励响应对的增加，PUF不稳定位的比重的变化情况。Native为不加任何提高稳定性的措施时PUF的变化情况，TMV-7为对每一位的输出添加了7级的时间多数表决的变化情况。

由图7可知，随着激励的增加，不稳定的位数是呈现下降趋势的，Native的情况下7000个激励时不稳定位为8.29%。当增加7位的时间多数表决时，不稳定位降到0.84%，表明TMV操作可以很好地降低噪声对稳定性带来的影响。同时，这个结果在轻量级PUF中是一个极优异的表现。

图7 CRPs的数量与不稳定位的关系

4.3 可靠性

可靠性指PUF芯片受温度和电压变化时输出保持不变的能力，理想值为100%，可以通过片内汉明距离表示

其中，p和q表示电压和温度变化的范围，v0,t0分别表示标准情况下的电压和温度。

可靠性依旧可以通过蒙特卡罗进行仿真实验，本文设置了温度的范围为-20～80°C，间隔10°C，电压的范围为0.9～1.3 V，间隔为0.1 V，同时采集了10000个激励响应对。片内汉明距离结果分布如图8所示。由图可知，片内汉明距离的平均值为0.53%，标准差为0.0337。越低的片内汉明距离表明PUF的可靠性越好。通过计算，本文所提PUF电路的可靠性为99.47%，与理想值100%十分接近。

图8 片内汉明距离分布

4.4 性能对比

本文提出的PUF结构与其他相近PUF结构的性能及资源消耗对比如表2所示。从表中可以看到，在采用64 bit激励的情况下，本PUF电路所占单元面积在所有参考文献中最小，即使考虑不同制程带来的面积的影响，其整体等效利用率仍最高。从功耗来说，本文所提出PUF每生成1 bit的响应所消耗的能量是0.29 pJ，为所有文献中最低。同时，本文所提出的结构拥有极高的输出响应速率，可以降低PUF认证的时延消耗。此外，在稳定性上本PUF电路结构输出较为稳定，在不加任何纠错或掩蔽等辅助电路时不稳定位占比仅为0.84%，本征稳定性极高。

表2 本文PUF电路与其他PUF结构的性能对比

5 结束语

本文引入了亚阈值电流放电作为低成本PUF的解决方案，这种方案的非线性性能够极大地提升PUF电路的性能。为了减少面积消耗，本文设计了全新的栅控电路，使得亚阈值电流阵列的面积大大减少。同时，通过引入可以降低温度影响的交叉耦合PMOS管作为放大电路，提升了PUF电路的可靠性与稳定性。再者，该文设计了一种小巧且对称的版图排布，以减少电路中线路长短不一对输出的额外影响。最后，本文通过模拟仿真和分析，证明了所提PUF电路设计的有效性。