数字时钟锁相环的设计与实现

裴志强，杨玉飞，刘宝娟

(中国电子科技集团公司第四十七研究所，沈阳110032)

1 引言

数字锁相环电路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的通信电路中，可以把全数字锁相环电路作为一个功能模块嵌入FPGA中，构成片内锁相环。

在目前的FPGA产品中，除了早期的FPGA产品使用时钟树结构外，其他产品全部采用了新的时钟管理器件来实现高性能的时钟特性。目前主要有3种结构:

·采用时钟锁相环(PLLs)来实现时钟管理，主要是Altera公司的FPGA产品。

·采用延迟锁相环(DLLs)来实现时钟管理，主要是Xilinx公司的FPGA产品，例如:Virtex系列、Spartan系列、SpartanII系列等。

·采用数字时钟管理器(DCM)来实现时钟管理，主要是Xilinx公司的高端FPGA产品，例如:VirtexII、Spartan3系列以上产品。

2 工作原理

锁相环电路使一个特殊系统跟踪另外一个系统，更确切的讲，锁相环是一个输出信号(由振荡器产生的)与参考信号或者输入信号在频率和相位上同步的电路。在同步状态，振荡器输出和参考信号之间的相位差为零，或者保持常数。

如果出现相位误差，一种控制机理作用到振荡器上，使得相位差再次减小到最小。在这样的控制系统中，实际输出的相位锁定到参考信号的相位，因此称之为锁相环DLL(Delay-Locked Loop)的结构与普通锁相环(Phase-locked loop，PLL)相似，它只是用电压控制延迟线代替了压控振荡器。一个普通的DLL主要包括3个主要模块:鉴相器、电荷泵电路及电压控制延迟线。

3 延迟锁相环(DLL)设计

1)性能参数

工作电压:1.8V

输入时钟频率:25MHz～300MHz

锁定时间:＜20us

输入时钟占空比:＞25%

输入时钟与输出时钟延时:＜100ps

2)管脚定义

输入管脚:CLKIN:输入时钟。

FBCLK:来自FPGA片内时钟网络的反馈信号。

RESET:DLL使能控制端，RESET=0时DLL不工作。

Duty-Correction:占空比调节功能控制端。

该信号为1时将输出信号的占空比调节为50%。

Usercode［2:0］:时钟分频控制选择信号。

输出管脚:CLK0:0相移输出时钟

CLK90:90度相移输出时钟

CLK180:180度相移输出时钟

CLK270:270度相移输出时钟

CLK2X:2倍频输出时钟

CLKDV:分频输出时钟

LOCKED:DLL锁定信号，该信号为1时表示完成锁定。

3)总体架构

总体电路包含以下5个模块:时钟锁相电路DLL、时钟移相电路Phase-Shifter、时钟占空比调节电路Duty-Correction、时钟分频电路 Divider、时钟倍频电路Multiplier。系统框图如图1所示。

图1 数字延迟锁相环系统框图

其中时钟锁相DLL模块实现输入时钟CLKIN和反馈时钟FBCLK的相位同步，输出延迟后的时钟信号CLKOUT、DLL锁定信号LOCKED，以及时钟移相、分频、倍频电路的使能信号。

时钟移相电路Phase-Shifter将CLKOUT分别延迟1/4、2/4、3/4周期得到四个时钟相位，四相时钟的相位差均为90度。

时钟占空比调节电路Duty-Correction将相位相差180度的两相时钟输入至RS触发器，RS触发器复位端所接的输入时钟上升沿落后RS置位端所接的输入时钟上升沿半个时钟周期，RS触发器输出端将输出占空比50%的同频时钟。当Duty-Correction为高电平时输出的四相时钟的占空比均为50%，否则输出时钟的占空比与输入时钟的占空比相同。

分频电路Divider对四相时钟进行时钟脉冲的抽取，得到相位差为180度的两相分频时钟，经由RS触发器得到占空比为50%的分频时钟。

倍频电路Multiplier实现2倍频时钟输出。

4)时钟锁相电路模块

DLL电路的时钟锁相电路结构包括三个模块:延迟测量模块、延时补偿模块和控制模块。

DLL中的控制模块对CLKIN和FBCLK进行采样，延迟测量电路将需要补偿的延时转化为基准延迟单元个数N。延时补偿模块根据结果对延迟线包括的基准延时单元的个数进行调整，将输入时钟延迟N个基准延时单元，直到FBCLK和CLKIN的上升沿重合，相位同步，系统锁定。

延迟测量模块包括一条内含511个延迟单元的延迟线和512个锁存器。延迟线对控制模块产生的信号C0进行延迟，锁存器对C0、C1……直至C511一共512个时钟信号的值进行锁存。

延时补偿模块包括译码器和512:1的时钟选择器。译码器根据延迟测量模块中512个锁存器的输出T0、T1….直至T511产生选择信号，控制512路时钟选择器输出相应的延时时钟。512:1时钟选择器采用3级电路结构(512:64:8:1)。采用单个NMOS管作为传输管，在512:1多路选择器的输出端设计电平恢复电路将输出高电平上拉到电源电压。

延迟测量模块和延时补偿模块以外的电路为控制模块，主要包括:时钟镜像信号产生电路、反馈镜像时钟产生电路、延时测量结束信号产生电路及控制信号产生电路。

5)时钟移相电路Phase-Shifter

Phase-Shifter电路包括时钟周期测量电路、时钟相位调整电路、控制逻辑电路。时钟周期测量电路将输入时钟的周期转化为基准延迟单元个数M，时钟相位调整电路根据周期测量结果将延迟时钟信号CLK_OUT分别延迟M/4、2M/4和3M/4个单元的延时，即分别延迟1/4、2/4、3/4个周期，从而得到四个时钟相位，四相时钟的相位差均为90度。

时钟周期测量电路包含一条延迟线和512个锁存器，计算时钟周期所包含基准延迟单元的个数。延迟线和DLL中延迟测量电路的延迟线复用，锁存器的电路逻辑结构与时钟延迟测量电路中锁存器的结构相同。

时钟相位调整电路包括一个译码器，一个trim译码器，3条包含127个延迟单元的副延迟链，3个128路时钟选择器和3个精调电路。三条相移路径采用相同的电路结构，每条相移路径(包含一个副延迟链、一个128路时钟选择器和一个精调电路)都产生等同于1/4个输入时钟周期的延时，3个128路时钟选择器的输出结果输入至精调电路，从而产生相应的相移时钟。

4 仿真波形

仿真波形图如图2-图7所示。

图6 2倍频仿真波形

图7 占空比调节仿真波形

5 结束语

目前，已有单片集成全数字锁相环的商用产品，但作为FPGA的实际项目设计，需要的锁相电路特性不尽相同，有些现成的产品，不是成本高、体积大、资源浪费多，就是不能完全满足设计性能的要求。在高密度可编程逻辑器件(FPGA)中，根据实际要求，设计FPGA专用数字锁相环电路，可充分利用器件资源，同时把一些相关的数字电路组合在一起，不仅提高了系统的集成度和可靠性，降低了功耗，降低了成本，而且可以使电路性能得到明显改善。

［1］ ［美］加德纳，著.锁相环技术［M］.姚剑清，译.北京:人民邮电出版社，2007.

［2］ 张厥盛.等编著锁相技术［M］.西安:西安电子科技大学出版社，1994.

［3］ ［日］远坂俊昭，著.锁相环(PLL)设计与应用［M］.北京:科学出版社，2006.