基于130nm工艺嵌入式SRAM单粒子软错误加固技术研究①

张 健，赖晓玲，周国昌，巨 艇，王 轩

(中国空间技术研究院西安分院，西安 710000)

0 引言

嵌入式SRAM是数字逻辑系统设计中最重要的电路之一，以其高速、低功耗、高密度的特点，被作为数据寄存、缓存等广泛应用于超大规模集成电路中，随着我国航天事业的快速发展，对宇航级ASIC芯片的规模和性能要求不断提高，数据吞吐量不断上升以及系统低功耗要求，使得宇航级ASIC芯片中嵌入式SRAM的所占比例越来越大。随着集成电路MOS管的特征尺寸不断缩小，单粒子软错误已成为影响深亚微米及纳米器件的主要辐射效应[1-5]。由于嵌入式SRAM的高密度锁存器存储阵列的版图结构和高速的访问频率，使得SRAM成为ASIC电路中发生SEE的重灾区，其中单粒子翻转(Single-Event Upset, SEU)和多单元翻转(Multiple-Cell Upset, MCU)是SRAM软错误主要来源[6-8]。

嵌入式SRAM的设计加固(Radiation-Hardened-By-Design,RHBD)技术可分为电路级加固技术和系统级加固技术，电路级加固技术主要是存储单元使用双互锁存储电路(Dual Interlocked Storage Cell, DICE)[9]，外围电路使用多路冗余结合C-element电路实现[10]。但随着集成电路工艺进入深亚微米级，基于DICE的SRAM抗单粒子翻转的能力已不能满足宇航需求[11-13]；且DICE结构的SRAM由于其复杂的电路结构，在不增加SRAM布线层数的前提下面积增加接近普通SRAM的3倍，同时复杂的电路结构与绕线极大地增加了SRAM的读写访问时间和功耗开销，基于以上原因，在深亚微米及以下的工艺节点针对SRAM的加固多使用系统级加固技术[17]。常用的嵌入式SRAM的系统级加固技术有三模冗余(TMR)加固技术和纠检错(EDAC)加固技术，TMR加固技术是使用三片SRAM结合TMR逻辑实现，该技术抗SEU和MCU能力强，时序开销小，但其面积资源开销和功耗开销大，甚至超过了未加固SRAM的3倍；EDAC加固技术通常是使用普通的SRAM结合汉明码实现，由于其面积和功耗开销均约为未加固SRAM的1.5倍，小于DICE结构SRAM和TMR加固的SRAM，是目前宇航级ASIC设计中最常用的一种加固技术，但该技术抗SEU和MCU能力弱于TMR，且由于需要对写入和读出的数据进行编码和解码，时序开销大，影响ASIC整体性能。

在做宇航ASIC设计中，如何在兼顾面积和功耗开销的同时保证其抗辐照能力是目前宇航ASIC设计面临的一个重要问题，而选择合理的SRAM加固措施是解决这个问题的一个重要手段。基于现有的SRAM加固措施的局限性，本文提出了一种版图级、电路级加固和系统级加固相结合的层级化SRAM加固技术，该技术可在不过度增大ASIC芯片中SRAM性能开销的前提下实现翻转bit数降低至少2个数量级，可合理解决该问题。并分别设计了TMR加固、EDAC加固和未做系统级加固的3种测试芯片，结合SRAM的实际应用设计SEE实验方案并开发SRAM测试软件，在兰州近物所使用Kr粒子对所设计的测试芯片进行SEE测试，验证不同加固措施下的SRAM抗SEE能力，以指导在抗辐照ASIC的设计同时兼顾资源开销和可靠性的SRAM加固方案的选择。

1 130nm嵌入式SRAM的层级化加固技术

在嵌入式SRAM的设计中，只单一的依靠版图、电路或系统实现SEU加固会引起的过大硬件开销和时序压力以及不理想的加固效果。尤其是在深亚微米工艺下，单粒子作用易发生MCU使得系统级加固技术抗单粒子软错误的能力大打折扣，因此在版图级和电路级提高SRAM的抗SEU和MCU的能力是非常必要的。使用版图、电路和系统级相结合的方法对SRAM进行单粒子翻转加固，使得针对SRAM的单粒子软错误加固实现代价小，可靠性高，具体方法如下。

1.1 嵌入式SRAM的版图级加固技术

SRAM单粒子软错误的产生是当高能离子入射关态MOS管的漏区，在其路径上会产生电子-空穴对，在电场的作用下，对于NMOS，电子向漏端漂移，对于PMOS，空穴向的漏极漂移，从而产生瞬态脉冲(SET)，若该SET产生的区域存在反向正反馈电路，且SET的脉冲能量被正反馈回路收集且改变了反馈回路的逻辑状态，便会产生SEU。MOS管的双极效应增加了SET的脉冲宽度和SEU的发生几率。PMOS管的双极效应比NMOS管显著[15]，且在SRAM中由于读写要求和静态噪声容限(SNM)的要求，PMOS管的尺寸通常比NMOS小得多，这就使得关态PMOS管相对于关态NMOS管更易引起存储单元发生SEU和MCU。

减小PMOS管的SET脉冲宽度和高度可有效降低存储单元发生SEU和MCU的几率，通过填充PMOS管和利用开态和关态PMOS管之间的电荷共享效应可有效减小SET的脉冲宽度[15]。如图1所示。

图1 PMOS管SET加固方案剖面图

SRAM存储单元的两个PMOS管与填充PMOS管并联在同一个有源区上。当高能离子入射关态PMOS管时，空穴向该PMOS管和填充PMOS管的公共漏区漂移而抬高漏极电势产生SET，电子使得关态PMOS管的寄生PNP管基极电势降低而产生双极效应，但由于填充MOS管与开态PMOS管的公共漏极为逻辑1，增加了电子的吸收路径，从而减小关态MOS管双极效应的时间，进而减小SET脉冲宽度。

本设计是基于130nm商用CMOS工艺设计的双端口SRAM，在SRAM存储单元的设计中，采用如下手段提高存储单元的抗SEU能力：使用填充MOS管和利用开态和关态PMOS管之间的电荷共享效应可有效减小SET的脉冲宽度；通过增加阱接触面积来提高单元的抗SET能力[17]；使用高阈值电压NMOS管，提高下拉NMOS管和读写访问NMOS管的抗SET能力；合理设计MOS管宽长比，在保证SRAM读写速率的前提下尽量提高SRAM的SNM；在版图阵列布局设计，采用字节间等间隔的位交错布局方式，该方法与系统级EDAC的EDAC算法相结合，可极大增强SRAM的抗MCU能力，具体电路及版图设计如图2所示。

(a) (b)

(c)

1.2 嵌入式SRAM的电路级加固技术

SRAM的读写电路和译码电路存在大量的锁存器结构，这些锁存器电路的MOS管尺寸较大，版图布局并不是很密集，本身抗SEU能力较强，但基于EDAC的系统级加固技术主要是针对SRAM的存储单元的容错技术，并不对SRAM的外围电路进行加固，这使得这些译码电路一旦出错，在EDAC加固的SRAM中是无法被修正的，基于EDAC加固技术的这一缺点，本文在设计SRAM的行列译码电路和读写电路时采用DICE结构的锁存器，电路结构如图3所示。

图3 列一级译码电路中24译码器电路

基于以上的电路和版图级加固技术，设计了130nm商用CMOS工艺嵌入式双端口SRAM2048×8版图，如图4所示，该SRAM深度2048，位宽为8，存储阵列采用16位位交错版图布局实现，版图使用4层金属实现，最低可支持6层金属的ASIC设计，基于以上电路及版图级加固方法所设计的嵌入式SRAM面积为相同工艺和相同位宽深度下商用嵌入式SRAM的1.2倍，用于布线的金属层数与之相同。

图4 SRAM2048X8版图

使用FineSimPro对SRAM2048X8进行版图后仿真，为验证SRAM的功能与性能，仿真需在各个工艺角条件下组合下便利的全部地址。图5为SRAM2048X8在SS工艺下、供电电压1.08V、仿真温度125℃，时钟周期为200MHz的仿真结果，访问时间1.92ns，与相同工艺和相同位宽及深度的商用嵌入式SRAM的时序开销相当。

1.3 嵌入式SRAM的系统级加固技术

针对嵌入式SRAM的系统级加固技术如图6所示，包括EDAC加固技术和TMR加固技术，它们都是针对SRAM所存储信息的容错技术，其抗单粒子软错误的能力与SRAM的实际工作状况相关，因此可根据不同的SRAM在ASIC芯片中的实际工作状态，选用合适的系统级加固技术。为了减小时序和面积开销，本文所设计的EDAC加固技术的纠检错电路是基于汉明码算法实现的，并根据ASIC的时序约束来确定是否将纠检错的编码和解码结果通过寄存器与SRAM隔离；TMR加固技术是通过3片SRAM和三模冗余逻辑实现的，在实现过程中，相应的输入端口进行短接，以提高外围控制电路抗SEU能力，输出端口对应位进行TMR逻辑判决实现，嵌入式SRAM的系统级加固通常使用硬件描述语言实现。

(a) (b)

2 SRAM的单粒子翻转实验方案设计

2.1 系统级加固技术的实现和测试芯片设计

目前针对SRAM的SEU测试方法有动态测试和静态测试，但由于ASIC芯片在工作过程中，不同的嵌入式SRAM的读写工作状态是不同的，因此静态测试和动态测试的结果均不能很好地指导在宇航ASIC设计中选择何种SRAM的系统级加固方案。基于此，本文使用第一章所设计的SRAM2048X8分别作了TMR加固、EDAC加固和未做系统级加固的3种测试芯片。3款测试芯片均使用ASIC前后端流程设计，采用CBGA529形式封装，测试芯片及测试版如图7所示。

(a) (b) (c)

(d)

2.2 测试系统设计

嵌入式SRAM的EDAC加固和TMR加固都是针对SRAM的容错技术，其对SRAM内部存储单元发生的SEU没有纠正能力，只是短期内使从SRAM读出的数据的错误被屏蔽掉，但随着SEU错误量的积累，读出数据的错误最终还是会显现出来，因此经过EDAC或TMR加固的SRAM抗SEU能力与SRAM的刷新频率(即与写频率)相关。为测试本设计的SRAM在TMR、EDAC和未做系统级加固的抗单粒子软错误能力与写频率之间关系，采用兰州近物所HIRFL重粒子回旋加速器产生的Kr粒子(LET值为37 MeV.cm2/mg)在空气环境中，注量率为104bit/cm2/s，总注量为107bit/cm2的辐照条件下，对3片SRAM芯片开盖进行单粒子实验。

本实验的单粒子效应检测系统由ASIC电路测试板(含被测器件和下位机)、上位机、远程监视计算机、供电电源和信号源五部分构成。ASIC电路测试板放在靶室中，高能离子对上面的被测芯片进行照射；上位机对测试芯片进行配置，保证其正常工作，同时监控在实验过程中SRAM测试芯片错误bit数的变化；电源负责给ASIC电路板所有器件进行供电；信号源负责对测试版提供100MHz的工作时钟；远程监视计算机实现对上位机和电源的远程控制，检测系统原理见图8。

图8 检测系统原理图

对3片SRAM的分别在写入频率为1s/次、0.1s/次、0.01s/次、0.005s/次下进行测试。在实验开始前通过上位机(笔记本电脑)控制下位机(FPGA)将测试芯片均配置成A端口写，B端口读模式，通过A端口写入2位16进制数55、AA，55写入偶数位，AA写入奇数位，直到地址写满，分别对3片芯片辐照并记录数据。

在辐照过程中重复循环读取SRAM测试芯片的数据，读取数据时写端口使能置为“1”无效；读端口使能置为“0”，有效。将重复循环读取的数据存入FPGA的RAM中，每种SRAM在FPGA中配置两片SRAM进行乒乓读写，以避免发生读写冲突；将存储在FPGA的RAM中的数据与下一次从测试芯片读取的SRAM的数据进行比较，并将错误的bit数计入错误计数器，并对三款测试芯片各自的错误计数器进行记录(首次读取的是与原始存入数据55、AA进行比较)。

通过时间计数器记录读取轮数，时间计数器指示信号初始值为“0”，每当时间计数器记到50000时(刷新频率1s)，时间计数器指示信号置为“1”，测试芯片中SRAM的写端口使能置为“0”，读端口使能置为“1”，向SRAM中从地址0到地址2047依次写入数据55、AA，并通过QA端口输出的数据(SRAM有写串通功能)来确定写入数据的正确与否，在写入过程中，一旦发现写入错误，从地址‘0’开始，重新写入55、AA直到每个地址都正确写满，测试芯片中SRAM的写端口使能置为“1”，读端口使能置为“0”，时间计数器复位，指示信号置为“0”。重复以上操作，直到总注量为107bit/cm2。将时间计数器指示信号依次修改为5000、500、250进行测试。

2.3 测试数据分析

在SEU实验过程中，三款测试芯片的core电流和IO电流均无明显变化，其单粒子翻转试验的数据整理如表1所示：

表1 SEU实验数据整理

从实验数据看出，只做电路级加固的SRAM的抗SEU能力者不受刷新频率的影响，翻转截面为10-8数量级；EDAC加固的SRAM的抗SEU能力受刷新频率的影响非常大，在刷新频率为1s时，EDAC加固的SRAM的抗SEU能力甚至比未做系统级加固的SRAM还要差，这是由于汉明码算法使得当1个字节中出现2bit或以上错误时，EDAC不但没有纠错能力，反而会出现不可避免的误纠错现象，当刷新频率小于0.1s时，EDAC加固的SRAM翻转截面可达10-10数量级；TMR加固的SRAM抗SEU能力同样受刷新频率影响，但即使刷新频率为1s，其翻转截面也达10-11数量级，抗SEU能力明显强于EDAC加固SRAM。

因此在宇航ASIC设计中，对于读写频率相当的数据缓存SRAM，用EDAC加固方案即可，为了提高EDAC电路的抗误纠错能力，可用比汉明码多一位校验位的扩展汉明码进行EDAC电路设计；对于长时间寄存数据的SRAM，需用TMR加固措施对SRAM加固，并在避免读写冲突的前提下定期对SRAM进行刷新。

3 结束语

本文针对宇航ASIC芯片中的嵌入式SRAM在空间环境中易发生单粒子软错误的问题，提出了一种版图级、电路级和系统级加固方法相结合的层级化的加固技术。通过分析嵌入式SRAM电路中单粒子翻转敏感部位，在尽量减小资源开销的前提下，选择合理的版图级和电路级加固方法，以提高SRAM本身的抗单粒子软错误能力，所设计的SRAM与同等工艺和规模下的商用嵌入式SRAM相比，面积仅增加20%，访问时间与其相当。将该设计与系统级加固技术相结合，抗SEU和MCU能力增强、资源开销得以节省且易于实现。为验证本设计的抗单粒子软错误能力，以本设计的版图和电路级加固的SRAM为基础，分别设计了TMR加固、EDAC加固和未做系统级加固3款测试芯片进行单粒子实验。实验结果表明，电路级加固的SRAM的抗单粒子软错误能力不受刷新频率的影响，翻转截面为10-8数量级；系统级加固SRAM的抗单粒子软错误能力与其写频率关系密切，EDAC加固的SRAM的抗SEU能力受刷新频率的影响非常大，在刷新频率大于1s时，EDAC加固的SRAM的抗SEU能力弱于未做系统级加固的SRAM，当刷新频率小于0.1s时，EDAC加固的SRAM翻转截面可达10-10数量级；TMR加固的SRAM抗SEU能力同样受刷新频率影响，当刷新频率为小于1s时，其翻转截面可达10-11数量级，这些量化指标对后续SRAM加固技术的研究和在宇航ASIC设计中如何同时兼顾资源开销和抗单粒子软错误的可靠性的问题上有指导意义。