基于FPGA的全数字锁相环电路的设计

张楠

（长春理工大学　电子信息工程学院，长春　130022）

基于FPGA的全数字锁相环电路的设计

张楠

（长春理工大学电子信息工程学院，长春130022）

为了协调锁相环锁定时间与环路同步误差之间的矛盾，设计了一种基于自动变模控制的全数字锁相环电路，主要有四部分构成：异或门鉴相器、K变模可逆计数器、脉冲加减电路以及自动变模控制模块。其中自动变模控制模块实时控制可逆计数器的模值，当输入信号和本地参考信号的相位差较大时，降低KMode值，增大步进校正量，缩短捕获时间；当相位差较小时，增大KMode值，使捕获过程变慢，即延长锁定时间，提高捕获精度。采用VerilogHDL语言对各模块功能进行描述，利用Modelsim SE10.1c软件进行功能仿真验证并给出RTL级电路图，运用Quartus II软件进行功能仿真和综合，并将程序下载到FPGA芯片上验证环路功能，结果证明此环路能够实现相位锁定。

数字锁相环；自动变模；FPGA

全数字锁相环（ADPLL），顾名思义，环路中所有的部件都是用数字电路实现的，主要由三部分构成：数字鉴相器、数字环路滤波器和数控振荡器，作用是使输出信号和输入信号的频差为零，相差恒定［1］。即让输出信号的相位和频率同步于输入信号的相位和频率。它相比于模拟锁相环具有更高的可靠性，而且体积小、重量轻、成本低、可移植性好等优点，并且克服了模拟锁相环的可移植性差、直流零点漂移、器件饱和以及易受环境温度影响等缺点［2］。因此，它具备更大的优势和更好的发展前景。

1　全数字锁相环的系统框图及工作原理

如图1所示，数字锁相环电路与电锁相环电路的不同之处在于它处理的数字信号，主要有四大部分组成：异或门鉴相器、K变模可逆计数器、脉冲加减电路和N分频器、自动变模控制电路。采用异或门电路代替数字鉴相器（DPD），作用是比较输入信号和反馈输入信号的相位差，输出一个中频信号，经过K变模可逆计数器，在这里充当环路滤波器（DLP）的作用，对鉴相器输出的信号进行滤波处理，数控振荡器（DCO），即由脉冲加减电路和N分频器组成，在其内部由控制信号控制本地信号的频率向输入信号的频率靠拢，最终实现频率差为零［3］。

图1　全数字锁相环的系统框图

工作原理：输入信号和反馈输入信号进入异或门鉴相器进行相位鉴别，输出相位误差信号到K变模可逆计数器的输入端，在系统时钟的作用下，当输入相位误差信号为高电平时，计数器进行减计数，当计数器减到零时，则输出一个进位脉冲信号给脉冲加减电路；当相位误差信号为低电平时，计数器进行加运算，计数器加到预设模值KMode时，则输出一个借位脉冲信号给脉冲加减电路。当输入信号同步于反馈输入信号或只有随机干扰脉冲时，计数器加减的数目基本相等，计数得到的结果在初始值处上下徘徊，不会产生进位和借位脉冲。脉冲加减电路受控于K计数器输出的进位脉冲和借位脉冲信号，当进位脉冲信号来到时，脉冲加减电路在对系统时钟二分频的基础上插入一个系统时钟周期；当输入端输入为借位脉冲时，脉冲加减电路的输出为：对系统时钟二分频的基础上进行扣除一个系统时钟周期。若既没有进位脉冲也没有借位脉冲，则脉冲加减电路的输出为系统时钟的二分频信号。脉冲加减电路的输出信号作为N分频器的时钟，经过N分频后作为反馈信号输出。反复上述过程，可使反馈输入信号的频率等于输入信号的频率，即实现环路的锁定。其中自动控制模块的作用是根据输入信号和反馈输入信号的相位误差信号对K变模可逆计数器的模值进行实时控制。目的是提高环路的速度和精度［4］。

表1所示为ADPLL系统框图中各个子模块的模块名称、实际名称及用途。

表1　全数字锁相环电路中各模块名称及用途

2　ADLL各模块的仿真结果与分析

2.1异或门鉴相器模块

如图2所示，异或门鉴相器有两个输入端：u1和u2为输入信号和反馈输入信号，一个输出端：ud为相位误差信号。当输入信号和反馈输入信号的相位相差90°时，表示环路进入锁定状态。

图2　异或门电路的RTL级仿真电路图

鉴相器的仿真波形图如下图3、图4和图5所示。图3表示输入信号的相位超前于反馈输入信号的相位。图4表示输入信号的相位滞后于反馈输入信号的相位。图5表示输入信号的相位与反馈输入信号的相位相差90°。

图3　u1相位超前u2

图4　u1相位滞后u2

图5　锁相环路锁定

2.2K变模可逆计数器模块

如图6所示，K变模可逆计数器模块有由五个输入端和两个输出端构成，五个输入端分别是：高速时钟输入、置位信号输入端、使能端、模值设置输入端以及相位误差信号输入端。两个输出端分别是进位脉冲和借位脉冲输出端。

当鉴相器输出为一系列方波（占空比非50%）时，K变模可逆计数器的仿真波形图如图7所示。

图6　K变模可逆计数器的RTL级仿真电路图

图7　可逆计数器的仿真波形图

当鉴相器输出占空比50%的方波时，调节KMode的值后的仿真波形图如图8和图9所示。

图8　KMode=001时的仿真波形图

图9　KMode=010时的仿真波形图

图10　脉冲加减电路的RTL级仿真电路图

由上述图8和图9可知，当K变模可逆计数器输入端的dnup为占空比为50%的方波时，增大KMode预设模值，使得可逆计数器输出的周期性进位脉冲和借位脉冲的频率减小，减缓环路进入锁定状态的速度，提高锁定精度。

2.3脉冲加减电路模块

图10为脉冲加减电路的RTL级仿真电路图。脉冲加减电路在本文中起到数控振荡器的作用，即具有调整锁相环回路频率和相位的功能。它有四个输入端和一个输出端，分别为时钟输入端IDclock、进位输入端inc、借位输入端dec、复位输入端reset和IDout输出端。在系统时钟的作用下，在高速时钟信号二分频后的波形中增加或减少一个时钟信号。加入时钟信号时，使得输出的信号的周期减小，频率变大。减少一个时钟信号时，输出信号的周期变大，从而降低其频率想输入信号靠拢；当无加扣信号时，数控振荡器的输出为仅对IDclock系统时钟的二分频。

图11所示为inc=dec=0时，IDout为IDclock的二分频输出。即当无加扣脉冲信号输入时，脉冲加减电路输出对系统时钟信号的二分频。

图11　无进位和借位信号输入时仿真波形图

由图12可见，当inc为高电平时，在IDout信号上插入了一个IDclock周期，起到提高输出频率的作用。当检测到ID电路的dec端为高电平时，在输出信号分频后的IDclock上扣除半个周期，目的是降低了IDout的频率。

图12　带有进位和借位信号时的仿真波形图

2.4N分频器

N分频器的实质就是一个计数器，本文采用N分频器为可变分频器，分频系数N等于高速系统时钟clk与输入信号fin在频率方面的比值。也就是说除N计数器的N值是随着输入信号的变化而不断更新的，目的就是使输出信号快速跟踪输入信号的频率。图13为N分频器的RTL级电路图。图14和图15分别为N=8，N=32的仿真波形图。

图13　N分频器的RTL级仿真电路图

图14　N=8时分频器的仿真波形图

图15　N=32时分频器的仿真波形图

2.5自动变模控制模块

如图16所示，本设计中的自动变模控制模块由三部分组成：检测部分、比较部分和检测部分。其中检测部分和比较部分的作用：一是对输入信号进行鉴频，然后把鉴频输出送到数控振荡器后面的N分频器，作为分频因子，这样保证了输入信号和输出信号的频率是相同的，这是本设计的一个创新点。二是将鉴频结果输入给模值变换控制部分作为其基础输入量。该模块的功能实现过程是在高速时钟频率作用下对鉴相器输出的相位差进行量化。以量化后的误差值为参考值，对可逆计数器的模值KMode进行精确的调整，实现快速锁相的同时减小同步误差。

当相位差较大时，会迫使锁相环进入捕获过程。这时减小模值KMode，增大捕获的步进校正量，进而提到电路锁相速度。量化相位值和模值KMode相互影响，即若使量化值大，则降低KMode值；若想获得小的量化值，则提高KMode值。当相位差比较小时，锁相电路自动进入锁定状态。通过适当增大KMode值，降低环路进入锁定状态的速度，从而提高校正精度及环路的抗噪性。

图16　自动变模控制模块的组成框图

由图17可知，根据输入信号和反馈输入信号可自动计算出符合快捕区、慢捕区和同步区的适当模值mo，下图所示为快捕区。本文将快捕区设置为相位误差的周期是高速时钟周期的3倍以上，慢捕区在1倍到3倍之间，同步区为1倍以内。

图17　自动变模控制模块仿真图

3　FPGA实现

本文采用Altera公司开发的Cyclone II系列的FPGA芯片，型号为EP2C8Q208C8N，将代码文件烧录到开发板上进行仿真验证，经过验证，本文所设计的环路可实现相位锁定。

4　结论

本文对基于FPGA的数字锁相环进行了设计，运用VerilogHDL语言描述环路的功能［5］，在Quartus II10.1仿真环境下，对各部分的功能进行了仿真验证，经过验证每部分子模块均可独立的实现各自的功能。自动变模的设计可根据输入信号和输出信号的相位差的大小灵活的改变预设模值KMode的值，当相位误差较大时，减小KMode的值，扩大捕获范围；当检测到相位误差较小时，增大KMode的值，降低捕获速度，从而调整了环路锁定的速度和精度。

［1］张月强.基于FPGA的全数字锁相环的研究与设计［D］.秦皇岛：燕山大学，2011.

［2］谢嘉奎，宣月清，冯军.电子线路非线性部分（第四版）［M］.北京：北京高等教育出版社，2010.

［3］帅旗.基于FPGA的全数字锁相环的设计与实现［D］.大连：大连理工大学，2013.

［4］耿计芳.高精度知道变模控制全数字锁相环的研究［D］.天津：天津大学，2006.

［5］夏宇闻.Verilog数字系统设计教程（第三版）［M］.北京：北京航空航天大学出版社，2013.

Design of All Digital Phase-locked Loop Based on FPGA

ZHANG Nan
（School of Electronic and Information Engineering，Changchun University of Science and Technology，Changchun 130022）

To coordinate the contradiction between the locking time and the loop synchronization error，the paper design an ADPLL circuit based on automatic control mode，consisted by four parts：XOR gate as phase detector，K variable modulus reversible counter，ID counter and automatically changed module，which to control the counter modulus value on real-time.when the phase error is bigger，reduce the KMode value，to stepper correction amount，shorten acquisition time；when the phase error is smaller，increase the KMode value，slow down the capture process，extend the lock time，improve capture accuracy.Each of these modules’description of functions are based on VerilogHDL and functional simulation by Modelsim SE10.1c，the RTL logic circuit diagrams of them are given.Using Quartus II software for timing simulation and synthesis，and download the program to the FPGA development board to verify.The results showed that the loop can be locked.

digital phase-locked loop；automatically changed module；FPGA

TN91

A

1672-9870（2016）03-0065-05

2015-12-29

张楠（1991-），女，硕士研究生，E-mail：nancyzan@163.com